JP3309909B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ワイドリセス内に
オフセットゲートを配設したＦＥＴを製造する方法に関
するものである。
オフセットゲートを配設したＦＥＴを製造する方法に関
するものである。
【０００２】
【従来の技術】車載レーダーや無線ＬＡＮ（Ｌｏｃａｌ
Ａｒｅａ Ｎｅｔｗｏｒｋ）用として実用化が進んで
いるミリ波領域での固体増幅器においては、ＧａＡｓ
（ガリウム・ヒ素）などの化合物半導体が用いられ、か
つ、そのデバイス構造は周波数特性を高めるために、ゲ
ートを０．１〜０．２μｍ程度まで細めた微細ゲート構
造を採用している。図１５は、このような微細ゲート構
造を持つ従来のＦＥＴの一例を示す断面側面図である。
図１５に示したＦＥＴ（電界効果トランジスタ）１０２
において、ゲート１０４（すなわちオフセットゲート）
の長さＬｇはたとえば０．１８μｍであり、ゲート１０
４はワイドリセス１０６内で中央ではなく、ソース１０
８側に偏った位置にオフセット配置されている。ソース
１０８側のリセス端部１１０からゲート端までの距離Ｌ
ｇｓｒは０．２μｍ、ゲート端からドレイン１１２側の
リセス端部１１４までの距離Ｌｇｄｒは０．３μｍなど
となっている。
Ａｒｅａ Ｎｅｔｗｏｒｋ）用として実用化が進んで
いるミリ波領域での固体増幅器においては、ＧａＡｓ
（ガリウム・ヒ素）などの化合物半導体が用いられ、か
つ、そのデバイス構造は周波数特性を高めるために、ゲ
ートを０．１〜０．２μｍ程度まで細めた微細ゲート構
造を採用している。図１５は、このような微細ゲート構
造を持つ従来のＦＥＴの一例を示す断面側面図である。
図１５に示したＦＥＴ（電界効果トランジスタ）１０２
において、ゲート１０４（すなわちオフセットゲート）
の長さＬｇはたとえば０．１８μｍであり、ゲート１０
４はワイドリセス１０６内で中央ではなく、ソース１０
８側に偏った位置にオフセット配置されている。ソース
１０８側のリセス端部１１０からゲート端までの距離Ｌ
ｇｓｒは０．２μｍ、ゲート端からドレイン１１２側の
リセス端部１１４までの距離Ｌｇｄｒは０．３μｍなど
となっている。
【０００３】このようなオフセット構造を採用するの
は、ＦＥＴ１０２の耐圧向上やゲートドレイン容量の低
減を目的としてのことであり、その結果、高電力密度と
高利得を実現することができる。図１６ないし図２１
は、この従来のＦＥＴ１０２の製造方法を示す工程図で
あり、各工程のＦＥＴ１０２の側断面を示している。以
下、これらの図面を参照して従来例のＦＥＴ１０２の製
造方法を説明する。まず、ＧａＡｓなどから成る半導体
基板１１６の表面にワイドリセス形成用のフォトレジス
ト層１１８を転写し、次に硫酸系ウェットエッチングま
たは、ＢＣｌ３（塩化ホウ素）とＳＦ６（フッ化イオ
ウ）との混合ガスなどを用いたドライエッチングにより
ワイドリセス１０６を形成する（図１６）。ドライエッ
チングの場合は、リセス底面１２０となる箇所にあらか
じめＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）な
どのエッチングストッパ１２２を埋設しておくことで、
平坦なリセス面を形成することができる。
は、ＦＥＴ１０２の耐圧向上やゲートドレイン容量の低
減を目的としてのことであり、その結果、高電力密度と
高利得を実現することができる。図１６ないし図２１
は、この従来のＦＥＴ１０２の製造方法を示す工程図で
あり、各工程のＦＥＴ１０２の側断面を示している。以
下、これらの図面を参照して従来例のＦＥＴ１０２の製
造方法を説明する。まず、ＧａＡｓなどから成る半導体
基板１１６の表面にワイドリセス形成用のフォトレジス
ト層１１８を転写し、次に硫酸系ウェットエッチングま
たは、ＢＣｌ３（塩化ホウ素）とＳＦ６（フッ化イオ
ウ）との混合ガスなどを用いたドライエッチングにより
ワイドリセス１０６を形成する（図１６）。ドライエッ
チングの場合は、リセス底面１２０となる箇所にあらか
じめＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）な
どのエッチングストッパ１２２を埋設しておくことで、
平坦なリセス面を形成することができる。
【０００４】次に図１７に示したように、表面全体にＳ
ｉＮ（窒化シリコン）などの絶縁層１２４を厚く形成す
る。つづいて、図１８に矢印Ａで示したように、ドライ
エッチによってエッチバックを行い、絶縁層１２４を平
坦化する。次にフォトレジスト層１２６によってゲート
形成箇所以外の部分をマスクし、開口部１２８に露出し
た絶縁層１２４をドライエッチングなどで除去する（図
１９）。この例では、オフセットゲート構造を採用して
いるため、絶縁層１２４の開口箇所はワイドリセス１０
６の中心位置に対し、ソース１０８側へややずれた位置
となっている。
ｉＮ（窒化シリコン）などの絶縁層１２４を厚く形成す
る。つづいて、図１８に矢印Ａで示したように、ドライ
エッチによってエッチバックを行い、絶縁層１２４を平
坦化する。次にフォトレジスト層１２６によってゲート
形成箇所以外の部分をマスクし、開口部１２８に露出し
た絶縁層１２４をドライエッチングなどで除去する（図
１９）。この例では、オフセットゲート構造を採用して
いるため、絶縁層１２４の開口箇所はワイドリセス１０
６の中心位置に対し、ソース１０８側へややずれた位置
となっている。
【０００５】フォトレジスト層１２６を除去した後、半
導体基板１１６の表面全体にゲートメタルとする金属材
料をスパッタして金属材料層１３４を形成する（図２
０）。次にゲート部分にフォトレジスト層１３２によっ
てマスクし、イオンミリングによって金属材料層１３４
を加工性しゲートメタル１３６を形成する（図２１）。
以降のＦＥＴ１０２の製造方法についてはオフセットゲ
ート構造を持たない通常のＦＥＴの場合と同様であるた
め、ここではその説明は省略する。
導体基板１１６の表面全体にゲートメタルとする金属材
料をスパッタして金属材料層１３４を形成する（図２
０）。次にゲート部分にフォトレジスト層１３２によっ
てマスクし、イオンミリングによって金属材料層１３４
を加工性しゲートメタル１３６を形成する（図２１）。
以降のＦＥＴ１０２の製造方法についてはオフセットゲ
ート構造を持たない通常のＦＥＴの場合と同様であるた
め、ここではその説明は省略する。
【０００６】オフセットゲート構造の形成においては、
ワイドリセス１０６を形成するフォトレジスト層１１８
と、上記開口部１２８で絶縁層１２４を露出させるフォ
トレジスト層１２６との相対的な位置関係が正しく設定
されることが重要である。これらの２つのフォトレジス
ト層１１８、１２６の間で位置ズレが生じると、オフセ
ット量は図２２に示したように異常となる。
ワイドリセス１０６を形成するフォトレジスト層１１８
と、上記開口部１２８で絶縁層１２４を露出させるフォ
トレジスト層１２６との相対的な位置関係が正しく設定
されることが重要である。これらの２つのフォトレジス
ト層１１８、１２６の間で位置ズレが生じると、オフセ
ット量は図２２に示したように異常となる。
【０００７】微細ゲート構造を持つＦＥＴ１０２では、
このようなゲート１０４のズレは耐圧などのＤＣ特性の
みならず、利得といった周波数特性に著しい影響を与え
る。また、ソース抵抗やドレイン抵抗、容量などが変化
するため、回路パラメータにズレを生じさせ、整合回路
とのミスマッチングによるロスの原因にもなる。Ｌｇｓ
ｒ＝０．２μｍ、Ｌｇｄｒ＝０．３μｍの本従来例では
０．１μｍの位置ズレがＦＥＴ１０２の特性に大きな影
響を与える。このような２つのフォトレジスト層１１
８、１２６の位置ズレは、半導体ウェハ間、ロット間だ
けでなく、同一ウェハ内でも起こり得る。したがって、
位置ズレによる特性のバラツキは歩留まりの低下を招く
ことになる。
このようなゲート１０４のズレは耐圧などのＤＣ特性の
みならず、利得といった周波数特性に著しい影響を与え
る。また、ソース抵抗やドレイン抵抗、容量などが変化
するため、回路パラメータにズレを生じさせ、整合回路
とのミスマッチングによるロスの原因にもなる。Ｌｇｓ
ｒ＝０．２μｍ、Ｌｇｄｒ＝０．３μｍの本従来例では
０．１μｍの位置ズレがＦＥＴ１０２の特性に大きな影
響を与える。このような２つのフォトレジスト層１１
８、１２６の位置ズレは、半導体ウェハ間、ロット間だ
けでなく、同一ウェハ内でも起こり得る。したがって、
位置ズレによる特性のバラツキは歩留まりの低下を招く
ことになる。
【０００８】
【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたもので、その目的は、ワイ
ドリセス内に正確な位置関係でオフセットゲートを形成
することが可能な半導体装置の製造方法を提供すること
にある。
題を解決するためになされたもので、その目的は、ワイ
ドリセス内に正確な位置関係でオフセットゲートを形成
することが可能な半導体装置の製造方法を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ワイドリセス内にオフセットゲートを配設
したＦＥＴを製造する方法であって、半導体基板上に第
１の絶縁層を形成し、前記ワイドリセスのソース側端部
と前記オフセットゲートとの間、および前記ワイドリセ
スのドレイン側端部と前記オフセットゲートとの間にそ
れぞれ相当する箇所で前記第１の絶縁層を露出させる第
１のフォトレジスト層を前記第１の絶縁層の上に形成
し、前記第１のフォトレジスト層をマスクとして前記第
１の絶縁層および前記半導体基板の表面をエッチングし
て前記ワイドリセスを形成し、前記第１のフォトレジス
ト層を除去した後、前記ワイドリセスの外側に形成され
た前記第１の絶縁層を除去し、前記ワイドリセス内に形
成された前記第１の絶縁層の箇所を除いて表面全体に第
２の絶縁層を形成し、前記ワイドリセス内の前記第１の
絶縁層を前記第２の絶縁層に対して選択的にエッチング
し、このエッチングにより露出した前記ワイドリセス内
の前記半導体基板を、この露出箇所における半導体基板
の高さが、前記ワイドリセス内の前記第２の絶縁層下の
半導体基板の高さと同程度となるまでエッチングして前
記第２の絶縁層に開口部を形成し、全体に金属材料をス
パッタし、フォトレジストによるマスクキングを行って
前記金属材料を除去し前記開口部の箇所の前記金属材料
のみを残してゲートメタルとすることを特徴とする。
成するため、ワイドリセス内にオフセットゲートを配設
したＦＥＴを製造する方法であって、半導体基板上に第
１の絶縁層を形成し、前記ワイドリセスのソース側端部
と前記オフセットゲートとの間、および前記ワイドリセ
スのドレイン側端部と前記オフセットゲートとの間にそ
れぞれ相当する箇所で前記第１の絶縁層を露出させる第
１のフォトレジスト層を前記第１の絶縁層の上に形成
し、前記第１のフォトレジスト層をマスクとして前記第
１の絶縁層および前記半導体基板の表面をエッチングし
て前記ワイドリセスを形成し、前記第１のフォトレジス
ト層を除去した後、前記ワイドリセスの外側に形成され
た前記第１の絶縁層を除去し、前記ワイドリセス内に形
成された前記第１の絶縁層の箇所を除いて表面全体に第
２の絶縁層を形成し、前記ワイドリセス内の前記第１の
絶縁層を前記第２の絶縁層に対して選択的にエッチング
し、このエッチングにより露出した前記ワイドリセス内
の前記半導体基板を、この露出箇所における半導体基板
の高さが、前記ワイドリセス内の前記第２の絶縁層下の
半導体基板の高さと同程度となるまでエッチングして前
記第２の絶縁層に開口部を形成し、全体に金属材料をス
パッタし、フォトレジストによるマスクキングを行って
前記金属材料を除去し前記開口部の箇所の前記金属材料
のみを残してゲートメタルとすることを特徴とする。
【００１０】このように、本発明では、本来ワイドリセ
スを形成するための第１のフォトレジスト層によって、
ワイドリセスを形成すると共にワイドリセス内の、後に
オフセットゲートを形成する箇所に、第１の絶縁層と半
導体基板表面の一部から成る積層構造体を形成する。そ
して、この積層構造体の周囲に第２の絶縁層を形成した
後、積層構造体を除去し、形成された開口部に金属材料
を充填してゲートメタルとする。したがって、本発明の
製造方法により形成されるオフセットゲートと、ワイド
リセスのソース側およびドレイン側の端部との位置関係
は、第１のフォトレジスト層のみによって決まり、従来
のように２つのフォトレジスト層間の位置ズレの問題は
生じない。そのため、ワイドリセス内に正確な位置関係
でオフセットゲートを形成することが可能である。
スを形成するための第１のフォトレジスト層によって、
ワイドリセスを形成すると共にワイドリセス内の、後に
オフセットゲートを形成する箇所に、第１の絶縁層と半
導体基板表面の一部から成る積層構造体を形成する。そ
して、この積層構造体の周囲に第２の絶縁層を形成した
後、積層構造体を除去し、形成された開口部に金属材料
を充填してゲートメタルとする。したがって、本発明の
製造方法により形成されるオフセットゲートと、ワイド
リセスのソース側およびドレイン側の端部との位置関係
は、第１のフォトレジスト層のみによって決まり、従来
のように２つのフォトレジスト層間の位置ズレの問題は
生じない。そのため、ワイドリセス内に正確な位置関係
でオフセットゲートを形成することが可能である。
【００１１】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１ないし図９は本発明の
第１の実施の形態例としてのＦＥＴ１の製造方法を示す
工程図である。第１の実施の形態例の製造方法では、図
１に示したように、まず、ＧａＡｓなどをベースにして
形成した半導体基板２の表面全体にＳｉＯ２などの第１
の絶縁層４を形成し、次にワイドリセス形成用の第１の
フォトレジスト層６を転写する。
て図面を参照して説明する。図１ないし図９は本発明の
第１の実施の形態例としてのＦＥＴ１の製造方法を示す
工程図である。第１の実施の形態例の製造方法では、図
１に示したように、まず、ＧａＡｓなどをベースにして
形成した半導体基板２の表面全体にＳｉＯ２などの第１
の絶縁層４を形成し、次にワイドリセス形成用の第１の
フォトレジスト層６を転写する。
【００１２】この第１のフォトレジスト層６は、図１に
示したように、ワイドリセスのソース側端部とオフセッ
トゲートとの間に相当する箇所６Ａ、およびワイドリセ
スのドレイン側端部とオフセットゲートとの間に相当す
る箇所６Ｂで第１の絶縁層４を露出させている。つづい
て、ＳＦ６ガスなどを用いたドライエッチングによって
第１の絶縁層４に開口を形成し、次にＢＣｌ３とＳＦ６
との混合ガスなどを用いたドライエッチングによって半
導体基板２の表面をエッチングすることによってワイド
リセス８を形成する（図２）。
示したように、ワイドリセスのソース側端部とオフセッ
トゲートとの間に相当する箇所６Ａ、およびワイドリセ
スのドレイン側端部とオフセットゲートとの間に相当す
る箇所６Ｂで第１の絶縁層４を露出させている。つづい
て、ＳＦ６ガスなどを用いたドライエッチングによって
第１の絶縁層４に開口を形成し、次にＢＣｌ３とＳＦ６
との混合ガスなどを用いたドライエッチングによって半
導体基板２の表面をエッチングすることによってワイド
リセス８を形成する（図２）。
【００１３】本実施の形態例では、ワイドリセス８の底
面となる半導体基板２の表面下に、ＡｌＧａＡｓなどに
よるエッチングストッパ１０をあらかじめ埋設配置して
おく。これにより半導体基板２を（ＢＣｌ３＋ＳＦ６）
ガスを用いてエッチングするとき、平坦なリセス面を形
成することができる。
面となる半導体基板２の表面下に、ＡｌＧａＡｓなどに
よるエッチングストッパ１０をあらかじめ埋設配置して
おく。これにより半導体基板２を（ＢＣｌ３＋ＳＦ６）
ガスを用いてエッチングするとき、平坦なリセス面を形
成することができる。
【００１４】その後、第１のフォトレジスト層６を除去
することでワイドリセス８内に、図３に示したような、
第１の絶縁層４と半導体基板表面の一部１２とから成る
積層構造体１４が形成される。この積層構造体１４は後
に詳しく説明するようにゲートメタルに置き換えられ
る。そして、ここで製造するＦＥＴ１のゲートはオフセ
ットゲートであるため、積層構造体１４のワイドリセス
８内の位置は、図３に示したように、中央ではなく、ワ
イドリセス８のソース１６側にやや変位している。
することでワイドリセス８内に、図３に示したような、
第１の絶縁層４と半導体基板表面の一部１２とから成る
積層構造体１４が形成される。この積層構造体１４は後
に詳しく説明するようにゲートメタルに置き換えられ
る。そして、ここで製造するＦＥＴ１のゲートはオフセ
ットゲートであるため、積層構造体１４のワイドリセス
８内の位置は、図３に示したように、中央ではなく、ワ
イドリセス８のソース１６側にやや変位している。
【００１５】そして、図３に示したように、ワイドリセ
ス８の箇所のみフォトレジスト層２０によってマスク
し、それ以外の部分の第１の絶縁層４をフッ酸などで除
去する。次にフォトレジスト層２０を除去した後、図４
に示したように、全面に一例としてＳｉＮから成る第２
の絶縁層２２を厚膜成長させる。この第２の絶縁層２２
の材料としては、積層構造体１４を成す第１の絶縁層４
を後に除去する際に、材料選択性のエッチングにより第
１の絶縁層４を第２の絶縁層２２に対して選択的に除去
できるような材料を用いる。そのため、本実施の形態例
では一例として第１の絶縁層４はＳｉＯ２で形成し、第
２の絶縁層２２はＳｉＮにより形成する。
ス８の箇所のみフォトレジスト層２０によってマスク
し、それ以外の部分の第１の絶縁層４をフッ酸などで除
去する。次にフォトレジスト層２０を除去した後、図４
に示したように、全面に一例としてＳｉＮから成る第２
の絶縁層２２を厚膜成長させる。この第２の絶縁層２２
の材料としては、積層構造体１４を成す第１の絶縁層４
を後に除去する際に、材料選択性のエッチングにより第
１の絶縁層４を第２の絶縁層２２に対して選択的に除去
できるような材料を用いる。そのため、本実施の形態例
では一例として第１の絶縁層４はＳｉＯ２で形成し、第
２の絶縁層２２はＳｉＮにより形成する。
【００１６】そして、第２の絶縁層２２を形成した後、
ドライエッチングによってエッチバックし、図５に示し
たように、表面を平坦化する。このとき、積層構造体１
４上の第１の絶縁層４の表面が、第２の絶縁層２２の表
面と同じ高さで露出するようエッチングする。
ドライエッチングによってエッチバックし、図５に示し
たように、表面を平坦化する。このとき、積層構造体１
４上の第１の絶縁層４の表面が、第２の絶縁層２２の表
面と同じ高さで露出するようエッチングする。
【００１７】その後、ＳｉＯ２はエッチングするが、Ｓ
ｉＮはエッチングしないという材料選択性のあるエッチ
ング方法で積層構造体１４の上層のＳｉＯ２のみを除去
する。本実施の形態例では、図６に示したように、一例
としてフッ酸蒸気２４を用いることによりＳｉＮを残し
つつＳｉＯ２のみエッチングして除去する。このような
材料選択性を持つエッチング方法はどのようなものでも
良く、上記以外にも例えば、Ｃ４Ｆ８（フッ化炭素）と
Ａｒ（アルゴン）との混合ガスを用いたドライエッチン
グによって、第２の絶縁層２２のＳｉＮを残しつつ第１
の絶縁層４のＳｉＯ２のみエッチングすることが可能で
ある。
ｉＮはエッチングしないという材料選択性のあるエッチ
ング方法で積層構造体１４の上層のＳｉＯ２のみを除去
する。本実施の形態例では、図６に示したように、一例
としてフッ酸蒸気２４を用いることによりＳｉＮを残し
つつＳｉＯ２のみエッチングして除去する。このような
材料選択性を持つエッチング方法はどのようなものでも
良く、上記以外にも例えば、Ｃ４Ｆ８（フッ化炭素）と
Ａｒ（アルゴン）との混合ガスを用いたドライエッチン
グによって、第２の絶縁層２２のＳｉＮを残しつつ第１
の絶縁層４のＳｉＯ２のみエッチングすることが可能で
ある。
【００１８】次に、積層構造体１４を構成する半導体基
板表面の一部１２を、図７に示したように、（ＢＣｌ３
＋ＳＦ６）ガス２６などを用いたドライエッチングによ
ってエッチングし、除去する。このエッチング方法を用
いることにより、半導体基板表面の一部１２を除去する
際に、エッチングストッパ１０で確実にエッチングを停
止でき、開口部２８内の半導体基板２の高さをワイドリ
セス８内の第２の絶縁層２２下の半導体基板２の高さと
同程度に形成することができる。その結果、ソース側端
部およびドレイン側端部間のほぼ全体でワイドリセス８
の底部はほぼ平坦となる。
板表面の一部１２を、図７に示したように、（ＢＣｌ３
＋ＳＦ６）ガス２６などを用いたドライエッチングによ
ってエッチングし、除去する。このエッチング方法を用
いることにより、半導体基板表面の一部１２を除去する
際に、エッチングストッパ１０で確実にエッチングを停
止でき、開口部２８内の半導体基板２の高さをワイドリ
セス８内の第２の絶縁層２２下の半導体基板２の高さと
同程度に形成することができる。その結果、ソース側端
部およびドレイン側端部間のほぼ全体でワイドリセス８
の底部はほぼ平坦となる。
【００１９】次に、上記エッチングにより第２の絶縁層
２２に形成された開口部２８も含めて全体に金属材料２
９をスパッタし、開口部２８に金属材料２９を充填する
（図８）。そして、図９に示したように、フォトレジス
ト３１によるマスクキングを行ってイオンミリング（矢
印３０）を行って金属材料２９を除去し開口部２８の箇
所の金属材料２９のみを残してゲートメタル３２を形成
する。以降のＦＥＴ１の製造方法についてはオフセット
ゲート構造を持たない通常のＦＥＴの場合と同様である
ため、ここではその説明は省略する。
２２に形成された開口部２８も含めて全体に金属材料２
９をスパッタし、開口部２８に金属材料２９を充填する
（図８）。そして、図９に示したように、フォトレジス
ト３１によるマスクキングを行ってイオンミリング（矢
印３０）を行って金属材料２９を除去し開口部２８の箇
所の金属材料２９のみを残してゲートメタル３２を形成
する。以降のＦＥＴ１の製造方法についてはオフセット
ゲート構造を持たない通常のＦＥＴの場合と同様である
ため、ここではその説明は省略する。
【００２０】以上説明したように、本実施の形態例の製
造方法では、本来ワイドリセスを形成するための第１の
フォトレジスト層６によって、ワイドリセス８を形成す
ると共にワイドリセス８内の、後にオフセットゲートを
形成する箇所に、積層構造体１４を形成する。そして、
この積層構造体１４の周囲に第２の絶縁層２２を形成し
た後、積層構造体１４を除去し、形成された開口部２８
に金属材料２９を充填してゲートメタル３２とする。
造方法では、本来ワイドリセスを形成するための第１の
フォトレジスト層６によって、ワイドリセス８を形成す
ると共にワイドリセス８内の、後にオフセットゲートを
形成する箇所に、積層構造体１４を形成する。そして、
この積層構造体１４の周囲に第２の絶縁層２２を形成し
た後、積層構造体１４を除去し、形成された開口部２８
に金属材料２９を充填してゲートメタル３２とする。
【００２１】したがって、ゲートメタル３２により形成
されるオフセットゲートと、ワイドリセス８のソース１
６側の端部１８（図９）およびドレイン１７側の端部３
４との位置関係は、第１のフォトレジスト層６のみによ
って決まり、従来のように２つのフォトレジスト層間の
位置ズレの問題は生じない。そのため、ワイドリセス８
内に正確な位置関係でオフセットゲートを形成すること
が可能である。
されるオフセットゲートと、ワイドリセス８のソース１
６側の端部１８（図９）およびドレイン１７側の端部３
４との位置関係は、第１のフォトレジスト層６のみによ
って決まり、従来のように２つのフォトレジスト層間の
位置ズレの問題は生じない。そのため、ワイドリセス８
内に正確な位置関係でオフセットゲートを形成すること
が可能である。
【００２２】その結果、ＦＥＴの耐圧などのＤＣ特性の
みならず、利得といった周波数特性も向上させることが
できる。また、ソース抵抗やドレイン抵抗、容量などの
変化も抑えることができるため、回路パラメータのズレ
を無くして整合回路とのミスマッチングによるロスも解
消できる。そして、ウェハ間、ロット間、さらには同一
ウェハ内での特性のバラツキを少なくできるので、製造
歩留まりを高めることができる。
みならず、利得といった周波数特性も向上させることが
できる。また、ソース抵抗やドレイン抵抗、容量などの
変化も抑えることができるため、回路パラメータのズレ
を無くして整合回路とのミスマッチングによるロスも解
消できる。そして、ウェハ間、ロット間、さらには同一
ウェハ内での特性のバラツキを少なくできるので、製造
歩留まりを高めることができる。
【００２３】図１０の（Ａ）は本実施の形態例の製造方
法により作製したＦＥＴ１の、ゲート・ドレイン耐圧Ｂ
Ｖｇｄの分布を調べた結果を示すグラフ、（Ｂ）は従来
の製造方法により作製したＦＥＴにおける同耐圧の分布
を調べた結果を示すグラフである。図中、横軸はゲート
・ドレイン耐圧ＢＶｇｄを示し、縦軸はＦＥＴの個数を
表している。
法により作製したＦＥＴ１の、ゲート・ドレイン耐圧Ｂ
Ｖｇｄの分布を調べた結果を示すグラフ、（Ｂ）は従来
の製造方法により作製したＦＥＴにおける同耐圧の分布
を調べた結果を示すグラフである。図中、横軸はゲート
・ドレイン耐圧ＢＶｇｄを示し、縦軸はＦＥＴの個数を
表している。
【００２４】従来の製造方法によるＦＥＴでは、図１０
の（Ｂ）に示したように、ウェハＡ〜Ｃのどのウェハで
も、各ウェハに形成されたＦＥＴの上記耐圧のバラツキ
が大きく、またそれぞれのウェハにおける耐圧の平均値
はＢＶｇｄ＝６〜９Ｖであり、ウェハ間のバラツキも大
きい。これに対して、本実施の形態例の製造方法による
ＦＥＴでは、図１０の（Ａ）に示したように、耐圧の平
均値は３ウェハともＢＶｇｄ＝８Ｖ程度であってウェハ
間のバラツキは小さく、各ウェハ内での耐圧のバラツキ
も±１Ｖ以内に抑えられている。
の（Ｂ）に示したように、ウェハＡ〜Ｃのどのウェハで
も、各ウェハに形成されたＦＥＴの上記耐圧のバラツキ
が大きく、またそれぞれのウェハにおける耐圧の平均値
はＢＶｇｄ＝６〜９Ｖであり、ウェハ間のバラツキも大
きい。これに対して、本実施の形態例の製造方法による
ＦＥＴでは、図１０の（Ａ）に示したように、耐圧の平
均値は３ウェハともＢＶｇｄ＝８Ｖ程度であってウェハ
間のバラツキは小さく、各ウェハ内での耐圧のバラツキ
も±１Ｖ以内に抑えられている。
【００２５】図１１は、本実施の形態例および従来の製
造方法によりそれぞれ作製したＦＥＴの利得の分布を調
べた結果を示すグラフである。作製したＦＥＴは、フィ
ンガー長が５０μｍ、ゲート幅は１００μｍであり、周
波数５０ＧＨｚにおける利得（ＭＳＧ）の分布を調べ
た。なお、セット電圧Ｖｄは４Ｖ、セット電流Ｉｄｓｅ
ｔは８０％Ｉｄｓｓとした。そして、３枚のウェハから
それぞれ５つのＦＥＴサンプル（合計１５サンプル）を
任意に抽出して上記利得を測定し、図１１のグラフをプ
ロットした。
造方法によりそれぞれ作製したＦＥＴの利得の分布を調
べた結果を示すグラフである。作製したＦＥＴは、フィ
ンガー長が５０μｍ、ゲート幅は１００μｍであり、周
波数５０ＧＨｚにおける利得（ＭＳＧ）の分布を調べ
た。なお、セット電圧Ｖｄは４Ｖ、セット電流Ｉｄｓｅ
ｔは８０％Ｉｄｓｓとした。そして、３枚のウェハから
それぞれ５つのＦＥＴサンプル（合計１５サンプル）を
任意に抽出して上記利得を測定し、図１１のグラフをプ
ロットした。
【００２６】黒塗りの棒グラフ３６で示した本実施の形
態例によるＦＥＴ１では、３ウェハで利得はほとんど一
定であるのに対し、白抜きの棒グラフ３８で示した従来
の製造方法によるＦＥＴでは、バラツキが大きい。従来
の製造方法によるＦＥＴで利得のバラツキが大きい原因
として、ワイドリセス内のゲートのオフセット配置が正
確でないために、（１）ゲート・ドレイン容量が大きい
こと、（２）回路パラメータが変化しロスが大きくなっ
ていること、などが考えられる。これらの結果は、本実
施の形態例の製造方法によって、ＦＥＴの特性のバラツ
キを抑え、製造歩留まりの向上を実現させ得ることを明
瞭に示している。
態例によるＦＥＴ１では、３ウェハで利得はほとんど一
定であるのに対し、白抜きの棒グラフ３８で示した従来
の製造方法によるＦＥＴでは、バラツキが大きい。従来
の製造方法によるＦＥＴで利得のバラツキが大きい原因
として、ワイドリセス内のゲートのオフセット配置が正
確でないために、（１）ゲート・ドレイン容量が大きい
こと、（２）回路パラメータが変化しロスが大きくなっ
ていること、などが考えられる。これらの結果は、本実
施の形態例の製造方法によって、ＦＥＴの特性のバラツ
キを抑え、製造歩留まりの向上を実現させ得ることを明
瞭に示している。
【００２７】次に、本発明の第２の実施の形態例につい
て説明する。上記第１の実施の形態例では、積層構造体
１４を成す第１の絶縁層４のみエッチングし、第２の絶
縁層２２はエッチングしない（図６）という材料選択性
を確保するために、ＳｉＯ２とＳｉＮとを用いたが、こ
れ以外に、一方の絶縁層をプラズマＳｉＮで形成し、他
方の絶縁層を触媒ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＳｉＮにより形成するこ
とも可能である。
て説明する。上記第１の実施の形態例では、積層構造体
１４を成す第１の絶縁層４のみエッチングし、第２の絶
縁層２２はエッチングしない（図６）という材料選択性
を確保するために、ＳｉＯ２とＳｉＮとを用いたが、こ
れ以外に、一方の絶縁層をプラズマＳｉＮで形成し、他
方の絶縁層を触媒ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＳｉＮにより形成するこ
とも可能である。
【００２８】プラズマＳｉＮはフッ酸系エッチング溶液
でエッチングされるが、触媒ＣＶＤ−ＳｉＮはエッチン
グされない。これはプラズマＳｉＮに比べ、触媒ＣＶＤ
−ＳｉＮは組成が緻密であって分子間の結合力が強く、
エッチング溶液と化学反応を起こしにくいためである。
したがって、積層構造体１４を成す第１の絶縁層４にプ
ラズマＳｉＮを、第２の絶縁層２２に触媒ＣＶＤ−Ｓｉ
Ｎを用い、図６のエッチング工程においてフッ酸系ウェ
ットエッチングを行うことにより、積層構造体１４の第
１の絶縁層４のみを除去することができる。
でエッチングされるが、触媒ＣＶＤ−ＳｉＮはエッチン
グされない。これはプラズマＳｉＮに比べ、触媒ＣＶＤ
−ＳｉＮは組成が緻密であって分子間の結合力が強く、
エッチング溶液と化学反応を起こしにくいためである。
したがって、積層構造体１４を成す第１の絶縁層４にプ
ラズマＳｉＮを、第２の絶縁層２２に触媒ＣＶＤ−Ｓｉ
Ｎを用い、図６のエッチング工程においてフッ酸系ウェ
ットエッチングを行うことにより、積層構造体１４の第
１の絶縁層４のみを除去することができる。
【００２９】次に、第３の実施の形態例について説明す
る。この第３の実施の形態例は、積層構造体１４の形状
を工夫することで埋め込み性の良いゲートを実現するも
のである。すなわち、第３の実施の形態例では、ワイド
リセス形成時にクエン酸エッチを用いることによって、
逆テーパー状のエッチング形状を作り、これによって埋
め込み性の良いゲートを形成する。従来例のＦＥＴの製
造方法において、ゲート形状を決定するのはゲート酸化
膜に開口を形成した時の開口の形状であり、このゲート
酸化膜の開口形状のアスペクト比が大きくなるほどゲー
トメタルとする金属材料の埋め込み性は悪化する。すな
わち、ゲートの横幅が細くなるほど、金属材料を埋め込
みにくくなり、図１２に示したような、金属材料１３４
が充填されない空隙４０（ボイド）が大きくなる。この
ような空隙４０が存在すると、その分、ゲート抵抗が大
きくなり、利得の低下などミリ波領域のＦＥＴにとって
致命的な特性の劣化を招く。なお、図１２において図２
１と同一の要素には同一の符号が付されている。
る。この第３の実施の形態例は、積層構造体１４の形状
を工夫することで埋め込み性の良いゲートを実現するも
のである。すなわち、第３の実施の形態例では、ワイド
リセス形成時にクエン酸エッチを用いることによって、
逆テーパー状のエッチング形状を作り、これによって埋
め込み性の良いゲートを形成する。従来例のＦＥＴの製
造方法において、ゲート形状を決定するのはゲート酸化
膜に開口を形成した時の開口の形状であり、このゲート
酸化膜の開口形状のアスペクト比が大きくなるほどゲー
トメタルとする金属材料の埋め込み性は悪化する。すな
わち、ゲートの横幅が細くなるほど、金属材料を埋め込
みにくくなり、図１２に示したような、金属材料１３４
が充填されない空隙４０（ボイド）が大きくなる。この
ような空隙４０が存在すると、その分、ゲート抵抗が大
きくなり、利得の低下などミリ波領域のＦＥＴにとって
致命的な特性の劣化を招く。なお、図１２において図２
１と同一の要素には同一の符号が付されている。
【００３０】この問題を回避するには、ゲート酸化膜の
開口形状をテーパー型にすることが有効である。そこ
で、本発明の第３の実施の形態例では、図２の工程で、
第１の絶縁層４を除去した後、クエン酸とたとえば過酸
化水素水をたとえば３：１に混合した溶液によって半導
体基板２の表面を２０℃の温度でエッチングする。これ
により、図１３に示したように、半導体基板２の表面
は、クエン酸溶液のエッチング速度の面方位依存性によ
って深い箇所ほど広くエッチングされ、半導体基板表面
の一部４２の断面形状が逆テーパー状となった積層構造
体４４を形成することができる。なお、図１３において
図２と同一の要素には同一の符号が付されている。
開口形状をテーパー型にすることが有効である。そこ
で、本発明の第３の実施の形態例では、図２の工程で、
第１の絶縁層４を除去した後、クエン酸とたとえば過酸
化水素水をたとえば３：１に混合した溶液によって半導
体基板２の表面を２０℃の温度でエッチングする。これ
により、図１３に示したように、半導体基板２の表面
は、クエン酸溶液のエッチング速度の面方位依存性によ
って深い箇所ほど広くエッチングされ、半導体基板表面
の一部４２の断面形状が逆テーパー状となった積層構造
体４４を形成することができる。なお、図１３において
図２と同一の要素には同一の符号が付されている。
【００３１】また、クエン酸溶液によるエッチングは材
料選択性があり、ワイドリセス８Ａの底面に第１の実施
の形態例と同様、ＡｌＧａＡｓなどのエッチングストッ
パ１０を配置しておくことで、半導体基板２の表面部２
ＡのＧａＡｓのみをエッチングしてワイドリセス８の底
部を平坦に形成することができる。そして、上述のよう
に形成した積層構造体４４を成す半導体基板表面の一部
４２は逆テーパー状であることから、積層構造体４４を
除去して形成される開口部４６は上部ほど広く開放され
た開口となり、その結果、図１４に示したように、空隙
を形成することなくゲートメタル３２Ａを開口部４６内
に充填することができる。
料選択性があり、ワイドリセス８Ａの底面に第１の実施
の形態例と同様、ＡｌＧａＡｓなどのエッチングストッ
パ１０を配置しておくことで、半導体基板２の表面部２
ＡのＧａＡｓのみをエッチングしてワイドリセス８の底
部を平坦に形成することができる。そして、上述のよう
に形成した積層構造体４４を成す半導体基板表面の一部
４２は逆テーパー状であることから、積層構造体４４を
除去して形成される開口部４６は上部ほど広く開放され
た開口となり、その結果、図１４に示したように、空隙
を形成することなくゲートメタル３２Ａを開口部４６内
に充填することができる。
【００３２】
【発明の効果】以上説明したように本発明は、ワイドリ
セス内にオフセットゲートを配設したＦＥＴを製造する
方法であって、半導体基板上に第１の絶縁層を形成し、
前記ワイドリセスのソース側端部と前記オフセットゲー
トとの間、および前記ワイドリセスのドレイン側端部と
前記オフセットゲートとの間にそれぞれ相当する箇所で
前記第１の絶縁層を露出させる第１のフォトレジスト層
を前記第１の絶縁層の上に形成し、前記第１のフォトレ
ジスト層をマスクとして前記第１の絶縁層および前記半
導体基板の表面をエッチングして前記ワイドリセスを形
成し、前記第１のフォトレジスト層を除去した後、前記
ワイドリセスの外側に形成された前記第１の絶縁層を除
去し、前記ワイドリセス内に形成された前記第１の絶縁
層の箇所を除いて表面全体に第２の絶縁層を形成し、前
記ワイドリセス内の前記第１の絶縁層を前記第２の絶縁
層に対して選択的にエッチングし、このエッチングによ
り露出した前記ワイドリセス内の前記半導体基板を、こ
の露出箇所における半導体基板の高さが、前記ワイドリ
セス内の前記第２の絶縁層下の半導体基板の高さと同程
度となるまでエッチングして前記第２の絶縁層に開口部
を形成し、全体に金属材料をスパッタし、フォトレジス
トによるマスクキングを行って前記金属材料を除去し前
記開口部の箇所の前記金属材料のみを残してゲートメタ
ルとすることを特徴とする。
セス内にオフセットゲートを配設したＦＥＴを製造する
方法であって、半導体基板上に第１の絶縁層を形成し、
前記ワイドリセスのソース側端部と前記オフセットゲー
トとの間、および前記ワイドリセスのドレイン側端部と
前記オフセットゲートとの間にそれぞれ相当する箇所で
前記第１の絶縁層を露出させる第１のフォトレジスト層
を前記第１の絶縁層の上に形成し、前記第１のフォトレ
ジスト層をマスクとして前記第１の絶縁層および前記半
導体基板の表面をエッチングして前記ワイドリセスを形
成し、前記第１のフォトレジスト層を除去した後、前記
ワイドリセスの外側に形成された前記第１の絶縁層を除
去し、前記ワイドリセス内に形成された前記第１の絶縁
層の箇所を除いて表面全体に第２の絶縁層を形成し、前
記ワイドリセス内の前記第１の絶縁層を前記第２の絶縁
層に対して選択的にエッチングし、このエッチングによ
り露出した前記ワイドリセス内の前記半導体基板を、こ
の露出箇所における半導体基板の高さが、前記ワイドリ
セス内の前記第２の絶縁層下の半導体基板の高さと同程
度となるまでエッチングして前記第２の絶縁層に開口部
を形成し、全体に金属材料をスパッタし、フォトレジス
トによるマスクキングを行って前記金属材料を除去し前
記開口部の箇所の前記金属材料のみを残してゲートメタ
ルとすることを特徴とする。
【００３３】このように、本発明では、本来ワイドリセ
スを形成するための第１のフォトレジスト層によって、
ワイドリセスを形成すると共にワイドリセス内の、後に
オフセットゲートを形成する箇所に、第１の絶縁層と半
導体基板表面の一部から成る積層構造体を形成する。そ
して、この積層構造体の周囲に第２の絶縁層を形成した
後、積層構造体を除去し、形成された開口部に金属材料
を充填してゲートメタルとする。
スを形成するための第１のフォトレジスト層によって、
ワイドリセスを形成すると共にワイドリセス内の、後に
オフセットゲートを形成する箇所に、第１の絶縁層と半
導体基板表面の一部から成る積層構造体を形成する。そ
して、この積層構造体の周囲に第２の絶縁層を形成した
後、積層構造体を除去し、形成された開口部に金属材料
を充填してゲートメタルとする。
【００３４】したがって、本発明の製造方法により形成
されるオフセットゲートと、ワイドリセスのソース側お
よびドレイン側の端部との位置関係は、第１のフォトレ
ジスト層のみによって決まり、従来のように２つのフォ
トレジスト層間の位置ズレの問題は生じない。そのた
め、ワイドリセス内に正確な位置関係でオフセットゲー
トを形成することが可能である。その結果、ＦＥＴの耐
圧などのＤＣ特性のみならず、利得といった周波数特性
も向上させることができる。また、ソース抵抗やドレイ
ン抵抗、容量などの変化も抑えることができるため、回
路パラメータのズレを無くして整合回路とのミスマッチ
ングによるロスも解消できる。そして、ウェハ間、ロッ
ト間、さらには同一ウェハ内での特性のバラツキを少な
くできるので、製造歩留まりを高めることができる。
されるオフセットゲートと、ワイドリセスのソース側お
よびドレイン側の端部との位置関係は、第１のフォトレ
ジスト層のみによって決まり、従来のように２つのフォ
トレジスト層間の位置ズレの問題は生じない。そのた
め、ワイドリセス内に正確な位置関係でオフセットゲー
トを形成することが可能である。その結果、ＦＥＴの耐
圧などのＤＣ特性のみならず、利得といった周波数特性
も向上させることができる。また、ソース抵抗やドレイ
ン抵抗、容量などの変化も抑えることができるため、回
路パラメータのズレを無くして整合回路とのミスマッチ
ングによるロスも解消できる。そして、ウェハ間、ロッ
ト間、さらには同一ウェハ内での特性のバラツキを少な
くできるので、製造歩留まりを高めることができる。
【図１】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図２】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図３】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図４】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図５】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図６】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図７】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図８】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図９】本発明の第１の実施の形態例としてのＦＥＴの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図１０】（Ａ）は本実施の形態例の製造方法により作
製したＦＥＴの、ゲート・ドレイン耐圧ＢＶｇｄの分布
を調べた結果を示すグラフ、（Ｂ）は従来の製造方法に
より作製したＦＥＴにおける同耐圧の分布を調べた結果
を示すグラフである。
製したＦＥＴの、ゲート・ドレイン耐圧ＢＶｇｄの分布
を調べた結果を示すグラフ、（Ｂ）は従来の製造方法に
より作製したＦＥＴにおける同耐圧の分布を調べた結果
を示すグラフである。
【図１１】本実施の形態例および従来の製造方法により
それぞれ作製したＦＥＴの利得の分布を調べた結果を示
すグラフである。
それぞれ作製したＦＥＴの利得の分布を調べた結果を示
すグラフである。
【図１２】ゲートメタルに大きい空隙が形成されたＦＥ
Ｔを示す断面側面図である。
Ｔを示す断面側面図である。
【図１３】第３の実施の形態例の一工程を示す断面側面
図である。
図である。
【図１４】第３の実施の形態例の他の工程を示す断面側
面図である。
面図である。
【図１５】微細ゲート構造を持つ従来のＦＥＴの一例を
示す断面側面図である。
示す断面側面図である。
【図１６】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図１７】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図１８】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図１９】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図２０】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図２１】従来のＦＥＴの製造方法を示す工程図であ
る。
る。
【図２２】ゲートのオフセット量が異常であるＦＥＴの
一例を示す断面側面図である。
一例を示す断面側面図である。
１……ＦＥＴ、２……半導体基板、４……第１の絶縁
層、６……第１のフォトレジスト層、８……ワイドリセ
ス、１０……エッチングストッパ、１２……半導体基板
表面の一部、１４……積層構造体、１６……ソース、１
８……端部、２０……フォトレジスト層、２２……第２
の絶縁層、２４……フッ酸蒸気、２６……ガス、２８…
…開口部、３０……矢印、３２……ゲートメタル、３４
……端部、３６……棒グラフ、３８……棒グラフ、４０
……空隙、４２……半導体基板表面の一部、４４……積
層構造体、４６……開口部、１０２……ＦＥＴ、１０４
……ゲート、１０６……ワイドリセス、１０８……ソー
ス、１１０……リセス端部、１１２……ドレイン、１１
４……リセス端部、１１６……半導体基板、１１８……
フォトレジスト層、１２０……リセス底面、１２２……
エッチングストッパ、１２４……絶縁層、１２６……フ
ォトレジスト層、１２８……開口部、１３２……フォト
レジスト層、１３４……金属材料層、１３６……ゲート
メタル。
層、６……第１のフォトレジスト層、８……ワイドリセ
ス、１０……エッチングストッパ、１２……半導体基板
表面の一部、１４……積層構造体、１６……ソース、１
８……端部、２０……フォトレジスト層、２２……第２
の絶縁層、２４……フッ酸蒸気、２６……ガス、２８…
…開口部、３０……矢印、３２……ゲートメタル、３４
……端部、３６……棒グラフ、３８……棒グラフ、４０
……空隙、４２……半導体基板表面の一部、４４……積
層構造体、４６……開口部、１０２……ＦＥＴ、１０４
……ゲート、１０６……ワイドリセス、１０８……ソー
ス、１１０……リセス端部、１１２……ドレイン、１１
４……リセス端部、１１６……半導体基板、１１８……
フォトレジスト層、１２０……リセス底面、１２２……
エッチングストッパ、１２４……絶縁層、１２６……フ
ォトレジスト層、１２８……開口部、１３２……フォト
レジスト層、１３４……金属材料層、１３６……ゲート
メタル。
Claims (6)
- 【請求項１】 ワイドリセス内にオフセットゲートを配
設したＦＥＴを製造する方法であって、 半導体基板上に第１の絶縁層を形成し、 前記ワイドリセスのソース側端部と前記オフセットゲー
トとの間、および前記ワイドリセスのドレイン側端部と
前記オフセットゲートとの間にそれぞれ相当する箇所で
前記第１の絶縁層を露出させる第１のフォトレジスト層
を前記第１の絶縁層の上に形成し、 前記第１のフォトレジスト層をマスクとして前記第１の
絶縁層および前記半導体基板の表面をエッチングして前
記ワイドリセスを形成し、 前記第１のフォトレジスト層を除去した後、前記ワイド
リセスの外側に形成された前記第１の絶縁層を除去し、 前記ワイドリセス内に形成された前記第１の絶縁層の箇
所を除いて表面全体に第２の絶縁層を形成し、 前記ワイドリセス内の前記第１の絶縁層を前記第２の絶
縁層に対して選択的にエッチングし、 このエッチングにより露出した前記ワイドリセス内の前
記半導体基板を、この露出箇所における半導体基板の高
さが、前記ワイドリセス内の前記第２の絶縁層下の半導
体基板の高さと同程度となるまでエッチングして前記第
２の絶縁層に開口部を形成し、 全体に金属材料をスパッタし、 フォトレジストによるマスクキングを行って前記金属材
料を除去し前記開口部の箇所の前記金属材料のみを残し
てゲートメタルとすることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第１の絶縁層は酸化シリコンにより
形成し、前記第２の絶縁層は窒化シリコンにより形成
し、前記ワイドリセス内の前記第１の絶縁層を前記第２
の絶縁層に対して選択的にエッチングする際にはフッ酸
蒸気またはフッ化炭素とアルゴンとの混合ガスを用いる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１の絶縁層はプラズマ窒化シリコ
ンにより形成し、前記第２の絶縁層は触媒ＣＶＤ−窒化
シリコンにより形成し、前記ワイドリセス内の前記第１
の絶縁層を前記第２の絶縁層に対して選択的にエッチン
グする際にはフッ酸系エッチング溶液を用いることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１のフォトレジスト層をマスクと
して前記半導体基板表面をエッチングする際、クエン酸
を含む溶液を用いて深い箇所ほど広くエッチングするこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に前記第１の絶縁層を形成
する前に、あらかじめ半導体基板の表面下にエッチング
ストッパ層を形成しておくことを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項６】 前記ワイドリセス内に形成された前記第
１の絶縁層の箇所を除いて表面全体に前記第２の絶縁層
を形成する工程では、表面全体に前記第２の絶縁層を形
成し、その上で、前記第２の絶縁層の表面全体を、前記
ワイドリセス内の前記第１の絶縁層の表面が露出するま
でエッチバックすることを特徴とする請求項１記載の半
導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
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-
1999
- 1999-12-06 JP JP34576999A patent/JP3309909B2/ja not_active Expired - Fee Related
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| JP2001168110A (ja) | 2001-06-22 |
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