JPH03194931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03194931A JPH03194931A JP1334548A JP33454889A JPH03194931A JP H03194931 A JPH03194931 A JP H03194931A JP 1334548 A JP1334548 A JP 1334548A JP 33454889 A JP33454889 A JP 33454889A JP H03194931 A JPH03194931 A JP H03194931A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の［１的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもので、特に
超高周波Ｇａ Ａｓ ＦＥＴ及びＧａ ＡｓＩＣ等のア
イソレーション工程或いはゲートリセス工程等に好適な
方法として使用されるものであ（従来の技術） ＨＥ Ｍ’Ｔ’ （ｌｌｉｇｈ Ｅｌｅｃｔｒ
ｏｎ ＨｏｂｉｌｉｔｙＴｒａｎｓ＋５ｔｅｒ、高電
子移動度トランジスタ）やエピタキシャル・ゲートリセ
ス構造ＧａＡｓＦＥ１”の従来の製造方法について、第
２図を参照してＨＥＭＴを例に以下説明する。
超高周波Ｇａ Ａｓ ＦＥＴ及びＧａ ＡｓＩＣ等のア
イソレーション工程或いはゲートリセス工程等に好適な
方法として使用されるものであ（従来の技術） ＨＥ Ｍ’Ｔ’ （ｌｌｉｇｈ Ｅｌｅｃｔｒ
ｏｎ ＨｏｂｉｌｉｔｙＴｒａｎｓ＋５ｔｅｒ、高電
子移動度トランジスタ）やエピタキシャル・ゲートリセ
ス構造ＧａＡｓＦＥ１”の従来の製造方法について、第
２図を参照してＨＥＭＴを例に以下説明する。
第２図（ａ）に示すように、アンドープＧａ ＡＳバッ
ファー層２３の上に、エピタキシャル成長法によりアン
ドープのＧａ Ａｓチャネル層２２ｂを形成し、その上
にＮ型の電子供給層のＡ Ｉ Ｘ Ｇａ １−Ｘ Ａｓ
層２２ａ、更にその上に高濃度のＮ＋型Ｇａ Ａｓ−３
ｒキャップ２１を積層したウェーハを用意する。 次に
同図（ｂ）に示すように、このウェーハ上にエツチング
用マスクとなる絶縁膜２４を形成し、リン酸、過酸化水
素系のエツチング液にてＮ＋型Ｇａ Ａｓ’ｔヤツプ層
２１、Ｎ型Ａ１ｘ Ｇａ １−Ｘ Ａｓ電子供給層２２
ａを除去し、アンドープＧａ Ａｓバッファー層２３に
達するまで、メサエッチングし、アイソレーション（素
子分離）する、 次に同図（ｃ）に示すようにソース及
びドレインのオーミックメタル２５ａ及び２５ｂを形成
した後、レジスト２６ａで、ゲート電極のバターニング
を行ない、リン酸、過酸化水素系のエツチング液にてＮ
” ｃａ Ａｓ層２１を除去し、更にＮ型Ａ ｔｔ ｘ
Ｇａ １−Ｘ ＡＳ を子供給層２２ａが所望の厚さ
になるまでリセスエッチング（ｒｅｃｅｓｓ ｅｔｃｈ
ｉｎｇ、掘り込みエツチング）する。
ファー層２３の上に、エピタキシャル成長法によりアン
ドープのＧａ Ａｓチャネル層２２ｂを形成し、その上
にＮ型の電子供給層のＡ Ｉ Ｘ Ｇａ １−Ｘ Ａｓ
層２２ａ、更にその上に高濃度のＮ＋型Ｇａ Ａｓ−３
ｒキャップ２１を積層したウェーハを用意する。 次に
同図（ｂ）に示すように、このウェーハ上にエツチング
用マスクとなる絶縁膜２４を形成し、リン酸、過酸化水
素系のエツチング液にてＮ＋型Ｇａ Ａｓ’ｔヤツプ層
２１、Ｎ型Ａ１ｘ Ｇａ １−Ｘ Ａｓ電子供給層２２
ａを除去し、アンドープＧａ Ａｓバッファー層２３に
達するまで、メサエッチングし、アイソレーション（素
子分離）する、 次に同図（ｃ）に示すようにソース及
びドレインのオーミックメタル２５ａ及び２５ｂを形成
した後、レジスト２６ａで、ゲート電極のバターニング
を行ない、リン酸、過酸化水素系のエツチング液にてＮ
” ｃａ Ａｓ層２１を除去し、更にＮ型Ａ ｔｔ ｘ
Ｇａ １−Ｘ ＡＳ を子供給層２２ａが所望の厚さ
になるまでリセスエッチング（ｒｅｃｅｓｓ ｅｔｃｈ
ｉｎｇ、掘り込みエツチング）する。
次に同図（ｄ）に示すように、このすぐ後に、ゲートメ
タルを蒸着し、リフトオフ法によりゲート電＆ Ｎｌ
２７ ｃを形成する。 次にレジスト２６ｂにて、パッ
ド（ボンディング部）を含む電極配線をパターニングし
、パッドメタル２７を蒸着する。
タルを蒸着し、リフトオフ法によりゲート電＆ Ｎｌ
２７ ｃを形成する。 次にレジスト２６ｂにて、パッ
ド（ボンディング部）を含む電極配線をパターニングし
、パッドメタル２７を蒸着する。
次に同図（ｅ）に示すように、リフトオフを行ない、ド
レイン電極配線２７ｂ及びソース電極配線２７ａを形成
し、トレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇの
ＰＥＴが得られる。
レイン電極配線２７ｂ及びソース電極配線２７ａを形成
し、トレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇの
ＰＥＴが得られる。
第２図（ｂ）及び（Ｃ）のように、Ｇａ ＡＳ層のメサ
エッチングやゲートのリセスエッチングを、従来技術で
は、リン酸、過酸化水素系等の混液でウェットエツチン
グするが、Ｇａ ＡＳ層の場合、メサ清の断面形状は、
第３図に示すように結晶面に対する消の方向により異な
る。 即ちＧａ ＡＳ基板３１の主表面が（ｉｏｏ）面
の場合、主表面から（０１１）面に垂直方向のメサ消３
２を形成すると、順メサで、断面が順テーパ形状となる
が、（０１１）面に平行のメサ？１ｉ３３の場合には、
逆メサとなり、断面が逆テーパ形状となる。 なお本明
細書では、溝の傾斜面と基板の主表面とのなす角θ（第
３図参照）が鋭角のとき順テーパ形状、鈍角のとき逆テ
ーパ形状と呼ぶ。
エッチングやゲートのリセスエッチングを、従来技術で
は、リン酸、過酸化水素系等の混液でウェットエツチン
グするが、Ｇａ ＡＳ層の場合、メサ清の断面形状は、
第３図に示すように結晶面に対する消の方向により異な
る。 即ちＧａ ＡＳ基板３１の主表面が（ｉｏｏ）面
の場合、主表面から（０１１）面に垂直方向のメサ消３
２を形成すると、順メサで、断面が順テーパ形状となる
が、（０１１）面に平行のメサ？１ｉ３３の場合には、
逆メサとなり、断面が逆テーパ形状となる。 なお本明
細書では、溝の傾斜面と基板の主表面とのなす角θ（第
３図参照）が鋭角のとき順テーパ形状、鈍角のとき逆テ
ーパ形状と呼ぶ。
断面が逆テーパ形状の消を横切って電極配線を行なうと
、配線膜の段切れ（段差における断線）を引き起こす、
このためＧａＡＳＩＣの配線やゲート電極等の取り出
し方向については、これを避ける必要があり、電極配線
パターンの設計の自由度は大きな制限をうける。 又ゲ
ートのリセス形状が逆テーパ形状の場合には、順テーパ
形状の場合に比し、ゲート・ソース或いはゲート・ドレ
イン間の耐圧低下の原因となる。
、配線膜の段切れ（段差における断線）を引き起こす、
このためＧａＡＳＩＣの配線やゲート電極等の取り出
し方向については、これを避ける必要があり、電極配線
パターンの設計の自由度は大きな制限をうける。 又ゲ
ートのリセス形状が逆テーパ形状の場合には、順テーパ
形状の場合に比し、ゲート・ソース或いはゲート・ドレ
イン間の耐圧低下の原因となる。
次に従来技術におけるゲート電極は、ゲート領域をリセ
スエッチングし、第２図（ｃ）に示すように、レジスト
２６ａのゲートパターンをマスクにして、上方からゲー
ト金属を蒸着した後、リフトオフで形成される。 この
場合、ゲート電極の断面形状は三角形となり、ゲート抵
抗が増加する。
スエッチングし、第２図（ｃ）に示すように、レジスト
２６ａのゲートパターンをマスクにして、上方からゲー
ト金属を蒸着した後、リフトオフで形成される。 この
場合、ゲート電極の断面形状は三角形となり、ゲート抵
抗が増加する。
これは高周波特性、特にノイズ特性の劣化を招く。
又従来のこの方法では、リフトオフ法のためゲート電極
形状は再現性が悪く、一定のゲート抵抗値を示さないの
で、特性バラツキの原因となる。
形状は再現性が悪く、一定のゲート抵抗値を示さないの
で、特性バラツキの原因となる。
（発明が解決しようとする課題）
これまで述べたように、従来の方法でＧａ Ａｓ層のメ
サエッチング又はリセスエッチングを行なうと、溝の側
壁が、結晶面の方向により、順テーパ形状になったり、
逆テーパ形状になったりする。
サエッチング又はリセスエッチングを行なうと、溝の側
壁が、結晶面の方向により、順テーパ形状になったり、
逆テーパ形状になったりする。
逆テーパ形状の場合、配線パターンの段切れ、耐圧低下
環の原因となる。 これを避けようとすると、配線パタ
ーン設計の自由度が制限され、チップ縮小化等の障害と
なる。 又従来の方法では、ゲートリセス構造のテーパ
角度がコントロール良く形成できず、ゲートｔ［！層の
断面形状は三角形となり、バラツキも大きい。 これは
素子の高周波特性等の劣化を招く。
環の原因となる。 これを避けようとすると、配線パタ
ーン設計の自由度が制限され、チップ縮小化等の障害と
なる。 又従来の方法では、ゲートリセス構造のテーパ
角度がコントロール良く形成できず、ゲートｔ［！層の
断面形状は三角形となり、バラツキも大きい。 これは
素子の高周波特性等の劣化を招く。
本発明°の目的は、半導体層のメサエッチング又はリセ
スエッチング等に際し、結晶面方向に関係なく、清の側
壁が安定な順テーパ形状になると同時に、十分低いゲー
ト抵抗、高いゲート耐圧が得られるようにし、これによ
り高周波において、良好な高周波特性と、歩留りの向上
がはかれる半導体装置の製造方法を提供することである
。
スエッチング等に際し、結晶面方向に関係なく、清の側
壁が安定な順テーパ形状になると同時に、十分低いゲー
ト抵抗、高いゲート耐圧が得られるようにし、これによ
り高周波において、良好な高周波特性と、歩留りの向上
がはかれる半導体装置の製造方法を提供することである
。
［発明の構成］
（課題を解決するための手段とその作用）本発明の半導
体装置の製造方法は、半導体層上にエツチング用マスク
となる第１の膜を形成する工程と、第１の膜の側壁を含
む端面を覆う第２の膜を形成する工程と、第２の膜をエ
ッチバックして順テーパ形状のサイドウオール膜を第１
の膜の側壁に残す工程と、第１の膜及び前記サイドウオ
ール膜をマスクにして異方性ド、ライエツチングにて前
記半導体層に順テーパ形状の側壁を形成する工程とを、
含むことを特徴とするものである。
体装置の製造方法は、半導体層上にエツチング用マスク
となる第１の膜を形成する工程と、第１の膜の側壁を含
む端面を覆う第２の膜を形成する工程と、第２の膜をエ
ッチバックして順テーパ形状のサイドウオール膜を第１
の膜の側壁に残す工程と、第１の膜及び前記サイドウオ
ール膜をマスクにして異方性ド、ライエツチングにて前
記半導体層に順テーパ形状の側壁を形成する工程とを、
含むことを特徴とするものである。
このように、順テーパ形状のサイドウオール膜を利用し
、これをマスクとし、異方性エツチング法で、半導体層
のアイソレーションエツチング及びゲートリセスエツチ
ングを行なうと、半導体層のメサ而の形状は、マスクの
順テーパ形状に対応した形状となり、半導体層の結晶の
面方位に依存しないで、常に安定な順テーパ形状が得ら
れる。
、これをマスクとし、異方性エツチング法で、半導体層
のアイソレーションエツチング及びゲートリセスエツチ
ングを行なうと、半導体層のメサ而の形状は、マスクの
順テーパ形状に対応した形状となり、半導体層の結晶の
面方位に依存しないで、常に安定な順テーパ形状が得ら
れる。
又マスクのサイドウオール膜のテーパ角度は、ある範囲
で自由に取れるので、半導体層のテーパ形状の角度コン
トロールが可能となる。 これらにより、電極配線パタ
ーンの設計の自由度は格段に増加する。
で自由に取れるので、半導体層のテーパ形状の角度コン
トロールが可能となる。 これらにより、電極配線パタ
ーンの設計の自由度は格段に増加する。
又ゲートリセスの側壁が安定したＩｌｉテーパ形状とな
るので、例えばこのテーパ面にサイドウオール絶縁膜を
形成し、しかる後に、ゲート電極層の断面形状を′Ｉ゛
字型に形成することができる。これによりゲート抵抗を
大幅に低減することができる。
るので、例えばこのテーパ面にサイドウオール絶縁膜を
形成し、しかる後に、ゲート電極層の断面形状を′Ｉ゛
字型に形成することができる。これによりゲート抵抗を
大幅に低減することができる。
（実施例）
第１図に、本発明の製造方法の一実施例を示す。
第１図（ａ）に示すようにアンドープＧａ Ａｓバッフ
ァ層１３上に、エピタキシャル成長法によりチャネルと
なるアンドープＧａ Ａｓ層１２ｂ、その上に電子供給
層となるＮ型ＡｊｊｘＧａ ｔ−ｘ ＡＳ層１２ａ、更
に高濃度のＮ” Ｇａ Ａｓキャップ層１１を積層した
ウェーハを準備する。 次にこのＮ” Ｇａ Ａｓキャ
ップ層上にアイソレーション（素子分離）用のエツチン
グマスクとしてＳｉ０２等の絶縁膜１４ａ （第１の膜
）をパターニングし、形成する。
ァ層１３上に、エピタキシャル成長法によりチャネルと
なるアンドープＧａ Ａｓ層１２ｂ、その上に電子供給
層となるＮ型ＡｊｊｘＧａ ｔ−ｘ ＡＳ層１２ａ、更
に高濃度のＮ” Ｇａ Ａｓキャップ層１１を積層した
ウェーハを準備する。 次にこのＮ” Ｇａ Ａｓキャ
ップ層上にアイソレーション（素子分離）用のエツチン
グマスクとしてＳｉ０２等の絶縁膜１４ａ （第１の膜
）をパターニングし、形成する。
次に同図（ｂ）に示すように、マスク絶縁膜１４ａの側
壁を含む端面を覆う絶縁膜（第２の膜）１４ｂを形成す
る。 本実施例においては、５ｉｎ２をプラズマＣＶＤ
等でウェーハ全面に堆積するが、第１の膜と第２の膜と
の材質は必ずしも等しくする必要はない。 次にＲＩＥ
（反応性イオンエツチング）等で全面エッチバックす
る。
壁を含む端面を覆う絶縁膜（第２の膜）１４ｂを形成す
る。 本実施例においては、５ｉｎ２をプラズマＣＶＤ
等でウェーハ全面に堆積するが、第１の膜と第２の膜と
の材質は必ずしも等しくする必要はない。 次にＲＩＥ
（反応性イオンエツチング）等で全面エッチバックす
る。
同図の矢印はイオン流を示す（以下同じ）。
ここで、同図（Ｃ）に示すように、マスク絶縁膜１４ａ
の側壁に順テーパの付いたサイドウオールＭ１４ｂ′が
得られる。 サイドウオール膜１４ｂ′の形状は、絶縁
膜１４ｂの膜厚により、ある範囲変えることができる。
の側壁に順テーパの付いたサイドウオールＭ１４ｂ′が
得られる。 サイドウオール膜１４ｂ′の形状は、絶縁
膜１４ｂの膜厚により、ある範囲変えることができる。
例えば絶縁膜１４ｂの膜厚を厚くするとサイドウオー
ル膜１４ｂ′のテーパはゆるやかになる。
ル膜１４ｂ′のテーパはゆるやかになる。
次にサイドウオール１４ｂ′と絶縁ｒｙＡｌ ４ａとを
マスクとして、これにイオンミリング等のスパッタエッ
チ性の強い異方性のドライエツチングを全面に施す、
すると同図（ｃ）の波線で示すように、このマスク形状
がウェーハに転写され、順テーパ形状が得られる。 こ
の場合、ウェットエツチングと異なり、Ｇａ Ａｓウェ
ーハの結晶の面方位と関係なしに、どの方向でも順テー
パ形状が得られる。
マスクとして、これにイオンミリング等のスパッタエッ
チ性の強い異方性のドライエツチングを全面に施す、
すると同図（ｃ）の波線で示すように、このマスク形状
がウェーハに転写され、順テーパ形状が得られる。 こ
の場合、ウェットエツチングと異なり、Ｇａ Ａｓウェ
ーハの結晶の面方位と関係なしに、どの方向でも順テー
パ形状が得られる。
次に同図（ｄ）に示すように、残ったマスク膜を除去し
、ソース及びドレインのオーミックメタル１５ａ及び１
５ｂを形成する。 次に図示してないが、前記同図（ｂ
）及び（ｃ）と同様の方法により、ゲートリセスのエツ
チングマスクとしてゲート開口を有する絶縁膜１４Ｃ（
第１の膜に相当）を形成した後、マスク絶縁膜１４Ｃの
開口の側壁を含む端面を覆う絶縁Ｉｌ！（第２の膜に相
当）を堆積し、この絶縁膜をエッチバックして順テーパ
形状のサイドウオールＭ１４ｄ′をマスク絶縁ＪＩｌ１
１４Ｃの開口側壁に残す。 次に絶縁ｆｉ１４ｃ及びサ
イドウオール膜１４ｄ′をマスクとし、全面にスパッタ
性の強い異方性ドライエツチングを行ない、ゲート開口
に露出するＮ４Ｇａ ＡＳ −’ｒヤップ層１１を貫通
し、トレイン電流コントロールのためのＮ型Ａｉｘ Ｇ
ａ ＋−ｘ Ａｓ層１２ａの厚さを調整しながら、ゲー
トリセス（ゲートくぼみ）を形成する。 この際サイド
ウオール膜１４ｄ′の順テーパ形状は、波線で示すよう
にゲートリセスの側壁に転写される。
、ソース及びドレインのオーミックメタル１５ａ及び１
５ｂを形成する。 次に図示してないが、前記同図（ｂ
）及び（ｃ）と同様の方法により、ゲートリセスのエツ
チングマスクとしてゲート開口を有する絶縁膜１４Ｃ（
第１の膜に相当）を形成した後、マスク絶縁膜１４Ｃの
開口の側壁を含む端面を覆う絶縁Ｉｌ！（第２の膜に相
当）を堆積し、この絶縁膜をエッチバックして順テーパ
形状のサイドウオールＭ１４ｄ′をマスク絶縁ＪＩｌ１
１４Ｃの開口側壁に残す。 次に絶縁ｆｉ１４ｃ及びサ
イドウオール膜１４ｄ′をマスクとし、全面にスパッタ
性の強い異方性ドライエツチングを行ない、ゲート開口
に露出するＮ４Ｇａ ＡＳ −’ｒヤップ層１１を貫通
し、トレイン電流コントロールのためのＮ型Ａｉｘ Ｇ
ａ ＋−ｘ Ａｓ層１２ａの厚さを調整しながら、ゲー
トリセス（ゲートくぼみ）を形成する。 この際サイド
ウオール膜１４ｄ′の順テーパ形状は、波線で示すよう
にゲートリセスの側壁に転写される。
次に同図（ｅ）に示すように、この上からプラズマＣＶ
Ｄ等の方法で絶縁１１１１４ｅを堆積し、ＲＩＥ等の方
法でドライエツチングし、ゲートテーパ面にサイドウオ
ール絶縁膜１４ｅ′を形成しながらゲート六を抜く。
Ｄ等の方法で絶縁１１１１４ｅを堆積し、ＲＩＥ等の方
法でドライエツチングし、ゲートテーパ面にサイドウオ
ール絶縁膜１４ｅ′を形成しながらゲート六を抜く。
次に同図（ｆ）に示すように、このゲート穴抜きをした
後でオーミックメタル１５ａ及び１５ｂ上の絶縁膜のソ
ース水抜き及びドレイン穴抜きをする。 それからＴ
ｉ／Ａ Ｉ又はＴ ｉ／Ｐ ｔ／ＡＵ等のゲートメタル
及びパッドメタル１７を同時に全面に被着する。 この
後、ゲートパターンとパッドパターンとを同時にレジス
ト１６で形成する。
後でオーミックメタル１５ａ及び１５ｂ上の絶縁膜のソ
ース水抜き及びドレイン穴抜きをする。 それからＴ
ｉ／Ａ Ｉ又はＴ ｉ／Ｐ ｔ／ＡＵ等のゲートメタル
及びパッドメタル１７を同時に全面に被着する。 この
後、ゲートパターンとパッドパターンとを同時にレジス
ト１６で形成する。
次に同図（ｇ）に示すように、このパターンをドライエ
ツチング又はウェットエツチングして、ソース電極配線
１７ａ、トレイン電極配線１７ｂ及びＴ字型ゲート電極
配線１７ｃを形成し、ソース端子Ｓ、トレイン端子り及
びゲート端子Ｇを持ったエピタキシャル・ゲートリセス
構造Ｇａ ＡｓＦＥＴ又はＨＥＭＴを得る。
ツチング又はウェットエツチングして、ソース電極配線
１７ａ、トレイン電極配線１７ｂ及びＴ字型ゲート電極
配線１７ｃを形成し、ソース端子Ｓ、トレイン端子り及
びゲート端子Ｇを持ったエピタキシャル・ゲートリセス
構造Ｇａ ＡｓＦＥＴ又はＨＥＭＴを得る。
上記製造方法によれば、第１図（ｃ）に示すアイソレー
ションのためのエツチング及び同図（ｄ）に示すゲート
リセスエツチングに際し、Ｇａ Ａｓの結晶面方向とは
無関係に、メサ面及びリセス側面を順テーパとすること
が可能となり、従来と比較し、ＧａＡｓＩＣの配線の収
り出しの自由度が格段に増し、チップ縮小が容易に行な
える。 又サイドウオール膜のテーパ角度は、ある範囲
で自由に取れるので、このテーパ形状の角度コントロー
ルが可能となる。 これによりゲート耐圧のバラツキも
小さくなる。
ションのためのエツチング及び同図（ｄ）に示すゲート
リセスエツチングに際し、Ｇａ Ａｓの結晶面方向とは
無関係に、メサ面及びリセス側面を順テーパとすること
が可能となり、従来と比較し、ＧａＡｓＩＣの配線の収
り出しの自由度が格段に増し、チップ縮小が容易に行な
える。 又サイドウオール膜のテーパ角度は、ある範囲
で自由に取れるので、このテーパ形状の角度コントロー
ルが可能となる。 これによりゲート耐圧のバラツキも
小さくなる。
次に、テーパ角度が、常に順テーパで、コントロール良
く、バラツキが大幅に小さくできるので、同図（ｅ）に
示すように、全面に絶縁１１Ｗ１４１３をつけ、エッチ
バックすることで、ゲートリセスのテーパ面にコントロ
ール性良くサイドウオール絶縁１１Ｗ１４ｅ′を形成で
きる。 これにより同図（ｇ）に示すように断面形状が
Ｔ字型のゲート電極構造１７Ｃが可能となり、ゲート抵
抗を大幅に低減することができる。 従って、本発明に
よる製造方法のＦＥＴ及びＩＣでは大幅なゲート抵抗の
低減をはかれるので、高周波特性、特に高周波雑音特性
の大幅な改善を行なうことができる。
く、バラツキが大幅に小さくできるので、同図（ｅ）に
示すように、全面に絶縁１１Ｗ１４１３をつけ、エッチ
バックすることで、ゲートリセスのテーパ面にコントロ
ール性良くサイドウオール絶縁１１Ｗ１４ｅ′を形成で
きる。 これにより同図（ｇ）に示すように断面形状が
Ｔ字型のゲート電極構造１７Ｃが可能となり、ゲート抵
抗を大幅に低減することができる。 従って、本発明に
よる製造方法のＦＥＴ及びＩＣでは大幅なゲート抵抗の
低減をはかれるので、高周波特性、特に高周波雑音特性
の大幅な改善を行なうことができる。
又どの方向にも順テーパが可能なことにより、ゲートパ
ターンが自由な方向につくれること、及びどの方向から
も配線が取り出せることで、ＧａＡｓＩＣの設計の自由
度が増し、チップ縮小かできる。 これによりコストダ
ウンがはかれる。
ターンが自由な方向につくれること、及びどの方向から
も配線が取り出せることで、ＧａＡｓＩＣの設計の自由
度が増し、チップ縮小かできる。 これによりコストダ
ウンがはかれる。
又順テーパ角度のコントロール性が大幅に改善され、こ
れにより工程が安定し、歩留りが向上する。
れにより工程が安定し、歩留りが向上する。
上記実施例では、ゲートリセス構造のＧａ ＡｓＦＥＴ
及びＨＥＭＴについて説明したが、本発明の製造方法は
、メサエッチングに際し、メサ面のテーパが、結晶の面
方位によっては逆テーパとなるその他の半導体装置の製
造方法に対しても適用できることは勿論である。
及びＨＥＭＴについて説明したが、本発明の製造方法は
、メサエッチングに際し、メサ面のテーパが、結晶の面
方位によっては逆テーパとなるその他の半導体装置の製
造方法に対しても適用できることは勿論である。
［発明の効果］
本発明の製造方法によれば、半導体層のメサエッチング
又はリセスエッチング等に際し、半導体層の結晶面方向
に関係なく、清の側壁が安定な順テーパ形状になり、同
時に十分低いゲート抵抗を実現でき、良好なゲート耐圧
が得られる。 又半導体装置の電極配線パターン設計の
自由度が増加する。 これらにより高周波特性の改善、
チップの縮小化、歩留り向上等が得られた。
又はリセスエッチング等に際し、半導体層の結晶面方向
に関係なく、清の側壁が安定な順テーパ形状になり、同
時に十分低いゲート抵抗を実現でき、良好なゲート耐圧
が得られる。 又半導体装置の電極配線パターン設計の
自由度が増加する。 これらにより高周波特性の改善、
チップの縮小化、歩留り向上等が得られた。
第１図は本発明の半導体装置の製造工程を示す断面図、
第２図は従来の半導体装置の製造工程を示す断面図、第
３図はＧａ Ａｓをウェットエツチングした場合の結晶
の面方位とメサ溝断面形状との関係を示す斜視図である
。 １１．２１−Ｎ” Ｇａ Ａｓキャップ層、１２ａ 、
２２ａ−Ｎ型Ａ Ａｘ Ｇａ １−ｘＡｓ ＠子供給
層、 １２ｂ、２２ｂ、・、アンドープＧａ Ａｓチャ
ネル層、 １３．２３・・・アンドーグＧａ Ａｓバ
ッファー層、 １４ａ、１４ｃｍ・・第１の膜、１４
ｂ ′、１４ｄ ′・・・残されたサイドウオール膜、
１４ｂ・・・第２の膜、 １４ｅ・・・プラズマＣＶＤ
絶縁膜、 １４８′・・・サイドウオール膜、 １５ａ
。 １５ｂ・・・ソース・ドレインオーミックメタル、１６
．２６ａ 、２６ｂ−・・レジスト、 １７ａ。 ２７ａ・・・ソース電極配線、 １７ｂ、２７ｂ・・
・トレイン電極配線、 １７Ｃ，２７Ｃ・・・ゲート
電極配線。 第 １ 図（１） （Ｇ） （ａ） （ｂ） 第 図（１） （ｄ） ＜ｆ＞ 第 ０召（２） （ｅ） ７Ｃ 第 図（２） 第 図
第２図は従来の半導体装置の製造工程を示す断面図、第
３図はＧａ Ａｓをウェットエツチングした場合の結晶
の面方位とメサ溝断面形状との関係を示す斜視図である
。 １１．２１−Ｎ” Ｇａ Ａｓキャップ層、１２ａ 、
２２ａ−Ｎ型Ａ Ａｘ Ｇａ １−ｘＡｓ ＠子供給
層、 １２ｂ、２２ｂ、・、アンドープＧａ Ａｓチャ
ネル層、 １３．２３・・・アンドーグＧａ Ａｓバ
ッファー層、 １４ａ、１４ｃｍ・・第１の膜、１４
ｂ ′、１４ｄ ′・・・残されたサイドウオール膜、
１４ｂ・・・第２の膜、 １４ｅ・・・プラズマＣＶＤ
絶縁膜、 １４８′・・・サイドウオール膜、 １５ａ
。 １５ｂ・・・ソース・ドレインオーミックメタル、１６
．２６ａ 、２６ｂ−・・レジスト、 １７ａ。 ２７ａ・・・ソース電極配線、 １７ｂ、２７ｂ・・
・トレイン電極配線、 １７Ｃ，２７Ｃ・・・ゲート
電極配線。 第 １ 図（１） （Ｇ） （ａ） （ｂ） 第 図（１） （ｄ） ＜ｆ＞ 第 ０召（２） （ｅ） ７Ｃ 第 図（２） 第 図
Claims (1)
- １ 半導体層上にエッチング用マスクとなる第１の膜を
形成する工程と、第１の膜の側壁を含む端面を覆う第２
の膜を形成する工程と、第２の膜をエッチバックして順
テーパ形状のサイドウォール膜を第１の膜の側壁に残す
工程と、第１の膜及び前記サイドウォール膜をマスクに
して異方性ドライエッチングにて前記半導体層に順テー
パ形状の側壁を形成する工程とを、含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334548A JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
| DE69008693T DE69008693T2 (de) | 1989-12-22 | 1990-12-20 | Methode zur Herstellung eines Halbleiterbauelementes mit angeschrägten Öffnungen. |
| EP90124985A EP0436192B1 (en) | 1989-12-22 | 1990-12-20 | Method of Manufacturing Semiconductor Device with Taper Structure |
| US07/841,206 US5356823A (en) | 1989-12-22 | 1992-02-27 | Method of manufacturing a semiconductor device |
| KR95000181U KR960000313Y1 (en) | 1989-12-22 | 1995-01-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334548A JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194931A true JPH03194931A (ja) | 1991-08-26 |
| JPH07111966B2 JPH07111966B2 (ja) | 1995-11-29 |
Family
ID=18278648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334548A Expired - Fee Related JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5356823A (ja) |
| EP (1) | EP0436192B1 (ja) |
| JP (1) | JPH07111966B2 (ja) |
| DE (1) | DE69008693T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663075A (en) * | 1994-07-14 | 1997-09-02 | The United States Of America As Represented By The Secretary Of The Air Force | Method of fabricating backside illuminated FET optical receiver with gallium arsenide species |
| US5514605A (en) * | 1994-08-24 | 1996-05-07 | Nec Corporation | Fabrication process for compound semiconductor device |
| JPH09283621A (ja) * | 1996-04-10 | 1997-10-31 | Murata Mfg Co Ltd | 半導体装置のｔ型ゲート電極形成方法およびその構造 |
| TW407309B (en) * | 1999-01-29 | 2000-10-01 | Nat Science Council | MOSFET manufacturing process |
| FR2827041B1 (fr) * | 2001-07-03 | 2003-12-12 | Commissariat Energie Atomique | Dispositif piezoresistif et procedes de fabrication de ce dispositif |
| US6455383B1 (en) * | 2001-10-25 | 2002-09-24 | Silicon-Based Technology Corp. | Methods of fabricating scaled MOSFETs |
| JP4046586B2 (ja) * | 2002-01-16 | 2008-02-13 | シャープ株式会社 | 化合物半導体素子及びその製造方法 |
| CN1267780C (zh) * | 2002-11-11 | 2006-08-02 | Lg.飞利浦Lcd有限公司 | 用于液晶显示器的阵列基板及其制造方法 |
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-
1989
- 1989-12-22 JP JP1334548A patent/JPH07111966B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-20 EP EP90124985A patent/EP0436192B1/en not_active Expired - Lifetime
- 1990-12-20 DE DE69008693T patent/DE69008693T2/de not_active Expired - Fee Related
-
1992
- 1992-02-27 US US07/841,206 patent/US5356823A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69008693D1 (de) | 1994-06-09 |
| DE69008693T2 (de) | 1994-09-15 |
| JPH07111966B2 (ja) | 1995-11-29 |
| US5356823A (en) | 1994-10-18 |
| EP0436192B1 (en) | 1994-05-04 |
| EP0436192A1 (en) | 1991-07-10 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |