JPS62130541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62130541A JPS62130541A JP27061685A JP27061685A JPS62130541A JP S62130541 A JPS62130541 A JP S62130541A JP 27061685 A JP27061685 A JP 27061685A JP 27061685 A JP27061685 A JP 27061685A JP S62130541 A JPS62130541 A JP S62130541A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に半絶縁性半
導体基板上に形成した複数の半導体素子の相互配線方云
に関する。
導体基板上に形成した複数の半導体素子の相互配線方云
に関する。
半絶縁性半導体基板の上に複数の半導体素子を島状に形
成して各半導体素子間を電気的に分離する方法は、従来
のｐｎ接合を用いた接合分離法に較べ（１） ＩＪ−り
電流を極めて小さくすることができる。（２）耐圧を大
きくすることができる。（３）分離した各半導体素子の
電位を任意に設定できるなどの利点を有する。
成して各半導体素子間を電気的に分離する方法は、従来
のｐｎ接合を用いた接合分離法に較べ（１） ＩＪ−り
電流を極めて小さくすることができる。（２）耐圧を大
きくすることができる。（３）分離した各半導体素子の
電位を任意に設定できるなどの利点を有する。
しかし、島状に形成する半導体素子の厚さは配線用金属
膜の厚さより大きくなるのが通常で、島状の半導体素子
の相互配線を行う場合は、大きな段差を伴い、金属と下
地との付着力が弱いと配線用金属が剥離して断線不良が
起こる。とくにＧａＡｓなどの化合物半導体を用いる場
合には、島状の半導体素子の側面パッシベーション膜形
成、配線用金属のシンターなどを低温で行う条件が加わ
り、付着力を十分に強くすることができない。
膜の厚さより大きくなるのが通常で、島状の半導体素子
の相互配線を行う場合は、大きな段差を伴い、金属と下
地との付着力が弱いと配線用金属が剥離して断線不良が
起こる。とくにＧａＡｓなどの化合物半導体を用いる場
合には、島状の半導体素子の側面パッシベーション膜形
成、配線用金属のシンターなどを低温で行う条件が加わ
り、付着力を十分に強くすることができない。
従来例の一つとして、Ｇ ａ Ａ ｓの半絶縁性基板の
上に形成したＧａＡｓフォトダイオードの直列結合アレ
イの例を第２図を用いて説明する。
上に形成したＧａＡｓフォトダイオードの直列結合アレ
イの例を第２図を用いて説明する。
第２図（ａ）は半絶縁性基板１にそれぞれ化学的エツチ
ングによって分割されたホトダイオード塙とＤ！の断面
図を示し、ｙＸ２図（ｂ）はＡ Ａ’間を拡大した時
の平面図を示している。２個のホトダイオードを直列接
続してアレイ構造を得る為ｌこけ、への一方のｔ（Ｒと
Ｄ２の他方の電極をτ電気的に結ぶ事ｌこよって実現で
きる。
ングによって分割されたホトダイオード塙とＤ！の断面
図を示し、ｙＸ２図（ｂ）はＡ Ａ’間を拡大した時
の平面図を示している。２個のホトダイオードを直列接
続してアレイ構造を得る為ｌこけ、への一方のｔ（Ｒと
Ｄ２の他方の電極をτ電気的に結ぶ事ｌこよって実現で
きる。
この場合の配線電極８は分割された半導体表面に形成し
た絶縁膜４の上に真空蒸着やスパッタ等により電極艮を
形成するが、一般に絶縁膜上り金Ｊｆ４膜は、ＧａＡｓ
表面より付着力が弱い為剥離が生じやすく、電気的に断
線状態となって特性不良となる。
た絶縁膜４の上に真空蒸着やスパッタ等により電極艮を
形成するが、一般に絶縁膜上り金Ｊｆ４膜は、ＧａＡｓ
表面より付着力が弱い為剥離が生じやすく、電気的に断
線状態となって特性不良となる。
一部オーミック特性を良好にする為−こは一般にＰタイ
プの！４にとして金に数チのべ１．１１Ｊウムを添加し
たものを使用し、Ｎタイプ側の１ｆ甑としては数多のゲ
ルマニウムを添加したものを使用する。
プの！４にとして金に数チのべ１．１１Ｊウムを添加し
たものを使用し、Ｎタイプ側の１ｆ甑としては数多のゲ
ルマニウムを添加したものを使用する。
従ってＰＮ接合を有する半導体素子を製作する場合には
最低２猿類の金属が必要となる。さらに絶縁膜との付着
力が電い配線金属を用いるとすると、さらにもう一種類
の金属が必俣となり工程が複雑になってしまう。
最低２猿類の金属が必要となる。さらに絶縁膜との付着
力が電い配線金属を用いるとすると、さらにもう一種類
の金属が必俣となり工程が複雑になってしまう。
本発明は、上述した従来技術の問題点を改良したもので
、簡易な技術で信頼性の茜い素子間配線を可能とした半
導体装置の製造方法を提供することを目的とする。
、簡易な技術で信頼性の茜い素子間配線を可能とした半
導体装置の製造方法を提供することを目的とする。
本発明は、半絶縁性半導体基板の上に島状に形成した複
数の半導体素子を相互に配線を行うにあたり、半絶縁性
半導体基板の上を走る配線金属の一部を露出した基板へ
接合させ、シンターすることによって配線金属と下地と
の付着力を大幅に向上させたものである。
数の半導体素子を相互に配線を行うにあたり、半絶縁性
半導体基板の上を走る配線金属の一部を露出した基板へ
接合させ、シンターすることによって配線金属と下地と
の付着力を大幅に向上させたものである。
本発明によれば、製造プロセスを追加することなく、半
導体素子間の配線金属と下地との付着力を大幅に改善す
ることができ、歩留が良く信頼性の高い半導体装置を製
造することができる。
導体素子間の配線金属と下地との付着力を大幅に改善す
ることができ、歩留が良く信頼性の高い半導体装置を製
造することができる。
以下本発明の実施例を図を参照して説明する。
第１図（ａ）は本発明を用いたフォトダイオードアレイ
の一実施例であり、（ｂ）はＡ −Ａ１部分の平面図（
拡大）である。面指数１００．抵抗率ｌＸｌ０’Ω−口
取上のＧ ａ Ａ ｓ半絶縁性基板１１の上にリキッド
エピタキシャル法にてエビ厚約１０μｍ、濃度５Ｘ１０
１６（個／ｄ）のＮ型Ｇ ａ Ａ ｓ層１２を成長サセ
次いでエビ厚約３μｍ、濃度ｌＸｌ０”（個／−）のＰ
型ＧａＡｔＡｓ層１３を成長させる。結晶成長はスライ
ドボート内に半絶縁性基板とＮｆｉ、ＰＭそれぞれの所
望の不純物濃度が得られる様な不純物をあらかじめ秤量
したものをセットしておき、８５０℃の温度から約０．
２℃／分の速度で下降させ、最初にＮ型のＧａＡｓ層を
成長させ、次にスライドボートの位置を変えてＰ型のＧ
ａ ＡｔＡｓ層を成長させた。
の一実施例であり、（ｂ）はＡ −Ａ１部分の平面図（
拡大）である。面指数１００．抵抗率ｌＸｌ０’Ω−口
取上のＧ ａ Ａ ｓ半絶縁性基板１１の上にリキッド
エピタキシャル法にてエビ厚約１０μｍ、濃度５Ｘ１０
１６（個／ｄ）のＮ型Ｇ ａ Ａ ｓ層１２を成長サセ
次いでエビ厚約３μｍ、濃度ｌＸｌ０”（個／−）のＰ
型ＧａＡｔＡｓ層１３を成長させる。結晶成長はスライ
ドボート内に半絶縁性基板とＮｆｉ、ＰＭそれぞれの所
望の不純物濃度が得られる様な不純物をあらかじめ秤量
したものをセットしておき、８５０℃の温度から約０．
２℃／分の速度で下降させ、最初にＮ型のＧａＡｓ層を
成長させ、次にスライドボートの位置を変えてＰ型のＧ
ａ ＡｔＡｓ層を成長させた。
次ｌζ一般によく知られているＰＥＰ工程にて上記基板
表面のＰ型側からＧａＡｔＡｓに対してエツチング速度
の速い性質を持った液を用いてＮ型のＧａＡｓ層に達す
るまでエツチングを行ない、Ｐ型の層を島状に残す。
表面のＰ型側からＧａＡｔＡｓに対してエツチング速度
の速い性質を持った液を用いてＮ型のＧａＡｓ層に達す
るまでエツチングを行ない、Ｐ型の層を島状に残す。
次に同じ様にして露出したＮ型のＧ ａ Ａ ｓ層表面
を選択的に半絶縁性基板に達するまでエツチングを行な
い、複数のＰ、Ｎ接合に分割する。分割された断面は、
第１図（ａ）に示す様に傾斜面を持ったメサ構造を有し
ており、さらにパッシベーション膜として基板表面にた
とえば８ｒＯ２ｇ等の絶９Ｍ１４を５００ ＯＡ形成す
る。
を選択的に半絶縁性基板に達するまでエツチングを行な
い、複数のＰ、Ｎ接合に分割する。分割された断面は、
第１図（ａ）に示す様に傾斜面を持ったメサ構造を有し
ており、さらにパッシベーション膜として基板表面にた
とえば８ｒＯ２ｇ等の絶９Ｍ１４を５００ ＯＡ形成す
る。
次にＰ型半導体層１３上の７ｉ８縁膜１４の一部にコン
タクトホール用の開孔部１５を設け、金に数多のべＩＪ
１７ウムが添加された金属を真空蒸着により約１μｍ
形成し、その後コンタクト電極１６を残してそれ以外の
所をエツチングで除去する。
タクトホール用の開孔部１５を設け、金に数多のべＩＪ
１７ウムが添加された金属を真空蒸着により約１μｍ
形成し、その後コンタクト電極１６を残してそれ以外の
所をエツチングで除去する。
次にＮ型半導体層１２上の絶縁膜１４の一部にコンタク
トホール用の開孔部１７を設ける。この時同じ様に半絶
縁性基板１１上の絶縁膜にも開孔部１７’を同時に形成
する。これは同一の工程によって達成する事が可能であ
る。次いでＮ型のオーミック電極として金に数チのゲル
マニウムを添加した金属を真空蒸着により約２μｍ形成
し、その後コンタクト電極と配線電極を兼用した電極１
８を残してそれ以外の所をエツチングで除去する。
トホール用の開孔部１７を設ける。この時同じ様に半絶
縁性基板１１上の絶縁膜にも開孔部１７’を同時に形成
する。これは同一の工程によって達成する事が可能であ
る。次いでＮ型のオーミック電極として金に数チのゲル
マニウムを添加した金属を真空蒸着により約２μｍ形成
し、その後コンタクト電極と配線電極を兼用した電極１
８を残してそれ以外の所をエツチングで除去する。
この後４５０℃のアルゴン雰囲気にて１ｏ分のシンター
を行なう事により、化合物半導体装置第１図（ａ）が完
成する。第３図は、本発明の実施例を行なった場合の配
線電極のバターニング工程、シンタ一工程、さらに１枚
のウェハから小さなチップに切断する為のダイシング工
程における良品率を従来例と比較したものである。この
場合の従来例は、金−べ１７１Ｊウム、金−ゲルマニウ
ムの２糧類を使って一方を配線電極用として兼用した方
法で最終工程のダイシングでは良品率が３０チ以下ｌこ
低下してしまうのに対し、本実施例では良品率が９０％
以上が得られた。
を行なう事により、化合物半導体装置第１図（ａ）が完
成する。第３図は、本発明の実施例を行なった場合の配
線電極のバターニング工程、シンタ一工程、さらに１枚
のウェハから小さなチップに切断する為のダイシング工
程における良品率を従来例と比較したものである。この
場合の従来例は、金−べ１７１Ｊウム、金−ゲルマニウ
ムの２糧類を使って一方を配線電極用として兼用した方
法で最終工程のダイシングでは良品率が３０チ以下ｌこ
低下してしまうのに対し、本実施例では良品率が９０％
以上が得られた。
以上のようにして本発明の実施例によれば、信頼性の高
い半導体装置を簡単に作ることができる。
い半導体装置を簡単に作ることができる。
本発明の最大の特徴は、下地との付着強度が高い配線電
極用の金属を特に必要とせず、使用する金属の種類を最
少限に減らす事ができる。′又半絶縁性半導体基板上の
絶縁膜の一部に開孔部を設けである為配線電極と半絶縁
性基板が直接シンターされるため電気的特性を損う事な
く、付層力を大幅に向上した配線電極を形成する事がで
きる。さらに配線電極幅をフォトダイオードの光感度に
影響しない半絶縁性半導体基板上で広くしている為、さ
らに信頼性の高い素子分離が可能きなる。
極用の金属を特に必要とせず、使用する金属の種類を最
少限に減らす事ができる。′又半絶縁性半導体基板上の
絶縁膜の一部に開孔部を設けである為配線電極と半絶縁
性基板が直接シンターされるため電気的特性を損う事な
く、付層力を大幅に向上した配線電極を形成する事がで
きる。さらに配線電極幅をフォトダイオードの光感度に
影響しない半絶縁性半導体基板上で広くしている為、さ
らに信頼性の高い素子分離が可能きなる。
本発明の上記実施例では、フォトダイオードアレイにつ
いて説明したが、半絶縁性半導体基板を用いて素子間分
離を行った半導体素子間の接続法であれば、これに限っ
たものではない。
いて説明したが、半絶縁性半導体基板を用いて素子間分
離を行った半導体素子間の接続法であれば、これに限っ
たものではない。
第１図は本発明の一実施例の素子製造工程を示す図、第
２図は従来工程を示す図、第３図は本発明の一実施例と
従来例を比較した良品率を示した図である。 １１・・・半絶縁性半導体基板、１２・・・Ｎ層、１３
・・・Ｐ層、１４・・・絶縁、嗅、１５・・・Ｐ層のコ
ンタクトホール、１６・・・Ｐ層とのオーミックを極、
１７・・・Ｎ層のコンタクトホール、１７′・・・半絶
縁性半導体基板上の絶縁膜の開孔部、１８・・・Ｎ層と
のオーミック電極兼配線電極。 （ｃＬ） 第 １ 図 （αン 第 ２ 図
２図は従来工程を示す図、第３図は本発明の一実施例と
従来例を比較した良品率を示した図である。 １１・・・半絶縁性半導体基板、１２・・・Ｎ層、１３
・・・Ｐ層、１４・・・絶縁、嗅、１５・・・Ｐ層のコ
ンタクトホール、１６・・・Ｐ層とのオーミックを極、
１７・・・Ｎ層のコンタクトホール、１７′・・・半絶
縁性半導体基板上の絶縁膜の開孔部、１８・・・Ｎ層と
のオーミック電極兼配線電極。 （ｃＬ） 第 １ 図 （αン 第 ２ 図
Claims (2)
- （１）半絶縁性半導体基板の上に島状に形成した２個以
上の半導体素子を相互に配線するにあたり、島を含まな
い領域にあり、配線パターンの一部を含む半絶縁性半導
体基板表面を露出させ、配線用金属を半絶縁性半導体基
板に接合させたことを特徴とする半導体装置の製造方法
。 - （２）半絶縁性半導体基板領域にある金属配線パターン
の幅をとくに広くしたことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061685A JPS62130541A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061685A JPS62130541A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130541A true JPS62130541A (ja) | 1987-06-12 |
Family
ID=17488565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27061685A Pending JPS62130541A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
-
1985
- 1985-12-03 JP JP27061685A patent/JPS62130541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
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