JP2817217B2 - 金属・半導体接合を有する半導体装置およびその製造方法 - Google Patents
金属・半導体接合を有する半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、金属とIII−V族化合物半導体のショット
キー接合を有する半導体装置およびその製造方法に関す
る。
キー接合を有する半導体装置およびその製造方法に関す
る。
(従来の技術) ショットキー性の金属・半導体接合はGaAsを代表とし
た化合物半導体ダイオードや、MESFETのゲート接合とし
て広く用いられている。特にGaAsの場合には表面に多数
存在する界面準位により良好なMIS構造が形成できない
ため、高速論理素子あるいは高周波増幅素子としてMESF
ETが盛んに開発され、実用化がなされている。
た化合物半導体ダイオードや、MESFETのゲート接合とし
て広く用いられている。特にGaAsの場合には表面に多数
存在する界面準位により良好なMIS構造が形成できない
ため、高速論理素子あるいは高周波増幅素子としてMESF
ETが盛んに開発され、実用化がなされている。
従来は、例えばGaAsのショットキー接合および、それ
を用いたMESFETは(100)基板を用いて製造されてい
る。ショットキーゲートの特性はショットキーバリアハ
イト(φb)で表されるが、従来の方法で製造した場合
は、GaAsの場合、φbの値は被着した金属によらずほぼ
一定の値となることが、例えば、フィジックス オブ
セミコンダクター デバイセズ(Physics of Semicondu
ctor Devices:John Wiley & Sons.Inc.,1981)276頁に
示されているように、一般に知られている。
を用いたMESFETは(100)基板を用いて製造されてい
る。ショットキーゲートの特性はショットキーバリアハ
イト(φb)で表されるが、従来の方法で製造した場合
は、GaAsの場合、φbの値は被着した金属によらずほぼ
一定の値となることが、例えば、フィジックス オブ
セミコンダクター デバイセズ(Physics of Semicondu
ctor Devices:John Wiley & Sons.Inc.,1981)276頁に
示されているように、一般に知られている。
(発明が解決しようとする課題) φbの値をひとつのパラメータとして安定して変化さ
せることは、デバイスの設計において、例えば次のよう
な場合に重要となる。
せることは、デバイスの設計において、例えば次のよう
な場合に重要となる。
MESFETを用いた論理回路素子の場合は、φbでゲート
電極に加えられる電圧のハイレベルが制限され、集積度
を向上するために充分な動作マージンを確保するために
はφbの向上が必要である。また、オーミック接合を形
成する場合にはバリアハイトを小さくして接触抵抗を低
下する必要がある。ところが、従来の技術で述べたよう
に、従来の(100)面を用いた通常の製造方法によるシ
ョットキー接合ではφbの値を変化させることは困難で
あるという課題があった。さらに、変化したφbを制御
性よく安定して製造することが困難であるという課題が
あった。
電極に加えられる電圧のハイレベルが制限され、集積度
を向上するために充分な動作マージンを確保するために
はφbの向上が必要である。また、オーミック接合を形
成する場合にはバリアハイトを小さくして接触抵抗を低
下する必要がある。ところが、従来の技術で述べたよう
に、従来の(100)面を用いた通常の製造方法によるシ
ョットキー接合ではφbの値を変化させることは困難で
あるという課題があった。さらに、変化したφbを制御
性よく安定して製造することが困難であるという課題が
あった。
本発明の目的は、上記課題を解決し、バリアハイトの
変化した金属・半導体接合を有する半導体装置およびバ
リアハイトを制御性よく安定に製造する製造方法を提供
することにある。
変化した金属・半導体接合を有する半導体装置およびバ
リアハイトを制御性よく安定に製造する製造方法を提供
することにある。
(課題を解決するための手段) 本発明の第1の金属・半導体接合を有する半導体装置
は、閃亜鉛鉱型III−V族化合物半導体と金属との接合
を有する半導体装置において、該化合物半導体の表面の
面方位が(111)A面であって、接合を形成する時の該
半導体面超構造が2×2であることを特徴とするもので
ある。
は、閃亜鉛鉱型III−V族化合物半導体と金属との接合
を有する半導体装置において、該化合物半導体の表面の
面方位が(111)A面であって、接合を形成する時の該
半導体面超構造が2×2であることを特徴とするもので
ある。
また、本発明の第2の金属・半導体接合を有する半導
体装置は、閃亜鉛鉱型III−V族化合物半導体と金属と
の接合を有する半導体装置において、該化合物半導体の
表面の面方位が(111)B面であって、接合を形成する
時の該半導体表面構造が2×2構造であることを特徴と
するものである。
体装置は、閃亜鉛鉱型III−V族化合物半導体と金属と
の接合を有する半導体装置において、該化合物半導体の
表面の面方位が(111)B面であって、接合を形成する
時の該半導体表面構造が2×2構造であることを特徴と
するものである。
また、本発明の第1の金属・半導体接合を有する半導
体装置の製造方法は、超高真空中で閃亜鉛鉱型III−V
族化合物半導体の(111)A面にV族元素を当てながら6
00度以上のサーマルエッチングにより酸化層を除去して
2×2の表面超構造を形成する工程と、該表面超構造を
保持したまま基板を室温まで冷却する工程と、該表面上
に金属を被着する工程とを含んでなることを特徴とする
ものである。
体装置の製造方法は、超高真空中で閃亜鉛鉱型III−V
族化合物半導体の(111)A面にV族元素を当てながら6
00度以上のサーマルエッチングにより酸化層を除去して
2×2の表面超構造を形成する工程と、該表面超構造を
保持したまま基板を室温まで冷却する工程と、該表面上
に金属を被着する工程とを含んでなることを特徴とする
ものである。
また、本発明の第2の金属・半導体接合を有する半導
体装置の製造方法は、超高真空中で閃亜鉛鉱型III−V
族化合物半導体の(111)B面にV族元素を当てながら6
00度以上のサーマルエッチングにより酸化層を除去して
2×2の表面超構造を形成する工程と、該表面超構造を
保持したまま基板を室温まで冷却する工程と該表面上に
金属を被着する工程とを含んでなることを特徴とするも
のである。
体装置の製造方法は、超高真空中で閃亜鉛鉱型III−V
族化合物半導体の(111)B面にV族元素を当てながら6
00度以上のサーマルエッチングにより酸化層を除去して
2×2の表面超構造を形成する工程と、該表面超構造を
保持したまま基板を室温まで冷却する工程と該表面上に
金属を被着する工程とを含んでなることを特徴とするも
のである。
(作用) III−V族化合物半導体の(111)面にはIII族元素が
終端面である(111)A面とV族元素が終端面である(1
11)B面との2種類がある。本発明者らが鋭意検討した
ところ、(111)A面およびB面上に現れる超構造2×
2構造上に金属を被着することによって、φbがそれぞ
れA面では向上し、B面では低下するという実験結果が
得られた。また、600℃以上のサーマルエッチングによ
り安定して良好な2×2の超構造が実現でき、室温への
冷却工程と超高真空中での金属被着工程により良好な接
合が安定して得られることがわかった。
終端面である(111)A面とV族元素が終端面である(1
11)B面との2種類がある。本発明者らが鋭意検討した
ところ、(111)A面およびB面上に現れる超構造2×
2構造上に金属を被着することによって、φbがそれぞ
れA面では向上し、B面では低下するという実験結果が
得られた。また、600℃以上のサーマルエッチングによ
り安定して良好な2×2の超構造が実現でき、室温への
冷却工程と超高真空中での金属被着工程により良好な接
合が安定して得られることがわかった。
(実施例) 本発明の第1の金属・半導体接合を有する半導体装置
およびその製造方法についてのGaAsとAlの接合を例にと
った実施例について以下に説明する。
およびその製造方法についてのGaAsとAlの接合を例にと
った実施例について以下に説明する。
第1図は本発明にかかるAlとGaAsの接合を用いた縦型
ダイオードの断面図である。第1図において1はSiを2
×1017cm-3ドープしたn型GaAs(111)A面基板、2はA
l、3はオーム性電極である。第1図の接合は以下のよ
うにして製造した。鏡面研磨したGaAs(111)A面を、
硫酸系のエッチング液を用いて表面層を除去した後、塩
酸で自然酸化膜を除去する。その後、分子線エピタキシ
ー装置(MBE)内に導入し、300℃でプリヒートし、さら
に、500℃以上になったところでAsビームを1×10-5tor
rのAs圧条件で照射しながら、650℃まで基板温度を上昇
させる。この工程により、良好な2×2の表面超構造が
得られる。数分間、反射高エネルギー電子回折(RHEE
D)パターンを観察しながら、2×2の表面超構造が現
れるまで酸化膜を除去する。その後、基板温度を500℃
まではAsビームを照射しながら、500℃以下ではAsビー
ムをきって、室温まで基板を冷却する。その後、Alを蒸
着により約200nm被着して接合を形成する。さらに、裏
面にオーム性電極3を通常の方法で形成して、第1図の
縦型ダイオードが完成する。我々の実験による電流電圧
測定の結果からφbを求めるとφbは0.87eVとなった。
本発明通常の(100)面基板の場合にはφbは、0.76eV
であり、0.11eVのφb上昇が実現できた。
ダイオードの断面図である。第1図において1はSiを2
×1017cm-3ドープしたn型GaAs(111)A面基板、2はA
l、3はオーム性電極である。第1図の接合は以下のよ
うにして製造した。鏡面研磨したGaAs(111)A面を、
硫酸系のエッチング液を用いて表面層を除去した後、塩
酸で自然酸化膜を除去する。その後、分子線エピタキシ
ー装置(MBE)内に導入し、300℃でプリヒートし、さら
に、500℃以上になったところでAsビームを1×10-5tor
rのAs圧条件で照射しながら、650℃まで基板温度を上昇
させる。この工程により、良好な2×2の表面超構造が
得られる。数分間、反射高エネルギー電子回折(RHEE
D)パターンを観察しながら、2×2の表面超構造が現
れるまで酸化膜を除去する。その後、基板温度を500℃
まではAsビームを照射しながら、500℃以下ではAsビー
ムをきって、室温まで基板を冷却する。その後、Alを蒸
着により約200nm被着して接合を形成する。さらに、裏
面にオーム性電極3を通常の方法で形成して、第1図の
縦型ダイオードが完成する。我々の実験による電流電圧
測定の結果からφbを求めるとφbは0.87eVとなった。
本発明通常の(100)面基板の場合にはφbは、0.76eV
であり、0.11eVのφb上昇が実現できた。
この時の接合付近の熱平衡状態でのバンドを模式的に
示すと第2図のようになり、フェルミレベル21のピンニ
ング位置が、本発明の伝導帯端22から界面で0.87eVとな
っており、本発明の伝導帯端22及び価電子帯端23は、従
来の接合の伝導帯端24及びは、伝導帯端25からそれぞれ
0.11eVずつポテンシャルが高くなっていると考えられ
る。
示すと第2図のようになり、フェルミレベル21のピンニ
ング位置が、本発明の伝導帯端22から界面で0.87eVとな
っており、本発明の伝導帯端22及び価電子帯端23は、従
来の接合の伝導帯端24及びは、伝導帯端25からそれぞれ
0.11eVずつポテンシャルが高くなっていると考えられ
る。
また、本発明の第2の金属・半導体接合を有する半導
体装置およびその製造方法に関して、AlとGaAsの接合を
例にとって説明する。第3図は本発明にかかるAl・GaAs
接合を用いた縦型ダイオードの断面図である。第3図に
おいて31はn型GaAs(111)B面基板、32はAl、33はオ
ーム性電極である。第3図の接合は以下のようにして製
造した。鏡面研磨したGaAs(111)B面を、上記と同様
にして、自然酸化膜を除去した後、基板温度を630℃ま
で上昇させる以外は上記(111)A面と同様の工程によ
り、2×2の表面超構造を得る。上記実施例と同様に室
温まで基板を冷却した後、Alを蒸着により約200nm被着
して接合を形成する。さらに裏面にオーム性電極33を通
常の方法で形成して、第3図の縦型ダイオードが完成す
る。ダイオードの電流電圧測定の結果からφbを求める
と、我々の実験によればφbは0.67eVとなった。通常の
(100)面基板の場合にはφbは、0.76eVであり、0.09e
Vのφb低減が実現できた。これにより、コンタクト抵
抗は従来の場合の約1/6となる。
体装置およびその製造方法に関して、AlとGaAsの接合を
例にとって説明する。第3図は本発明にかかるAl・GaAs
接合を用いた縦型ダイオードの断面図である。第3図に
おいて31はn型GaAs(111)B面基板、32はAl、33はオ
ーム性電極である。第3図の接合は以下のようにして製
造した。鏡面研磨したGaAs(111)B面を、上記と同様
にして、自然酸化膜を除去した後、基板温度を630℃ま
で上昇させる以外は上記(111)A面と同様の工程によ
り、2×2の表面超構造を得る。上記実施例と同様に室
温まで基板を冷却した後、Alを蒸着により約200nm被着
して接合を形成する。さらに裏面にオーム性電極33を通
常の方法で形成して、第3図の縦型ダイオードが完成す
る。ダイオードの電流電圧測定の結果からφbを求める
と、我々の実験によればφbは0.67eVとなった。通常の
(100)面基板の場合にはφbは、0.76eVであり、0.09e
Vのφb低減が実現できた。これにより、コンタクト抵
抗は従来の場合の約1/6となる。
この時の接合付近の熱平衡状態でのバンドを模式的に
示すと第4図のようになり、フェルミレベル41のピンニ
ング位置が、本発明では伝導帯端42から界面で0.67eVと
なっていると考えられ、本発明ではそれぞれ伝導帯端4
2、価電子帯端43が従来の接合の場合の伝導帯端44、価
電子帯端45からそれぞれ0.09eVポテンシャルがひくくな
っていると考えられる。
示すと第4図のようになり、フェルミレベル41のピンニ
ング位置が、本発明では伝導帯端42から界面で0.67eVと
なっていると考えられ、本発明ではそれぞれ伝導帯端4
2、価電子帯端43が従来の接合の場合の伝導帯端44、価
電子帯端45からそれぞれ0.09eVポテンシャルがひくくな
っていると考えられる。
なお実施例として示したAl・GaAs接合以外の金属・化
合物半導体においても同様の効果が得られ、金属として
は、Au,Ag,W,WSi,WAl,WN等、半導体としてはAlxGa1-xA
s、InAs、InAs、GaSbなど多くの組合せが可能である。
合物半導体においても同様の効果が得られ、金属として
は、Au,Ag,W,WSi,WAl,WN等、半導体としてはAlxGa1-xA
s、InAs、InAs、GaSbなど多くの組合せが可能である。
(発明の効果) 以上説明したように、本発明の第1の金属・半導体接
合を有する半導体装置においては、(111)A面がIII族
元素で終端した状態で安定である性質と(111)A面に
現れる2×2構造がφbを向上する表面を提供するとい
う実験結果に基ずき、界面に於けるフェルミレベルのピ
ンニング位置を価電子帯端側に移動させ、その効果によ
ってショットキーバリアハイトを向上する効果がある。
この効果により、例えば本発明の接合をゲート接合に用
いたGaAsMESFETにより論理回路を構成する場合、ゲート
電極に加えられる正電位の限界がひろがり、論理振幅を
大きくできるなど、集積回路の集積度を向上する上で大
きな効果がある。さらに、本発明の第1の金属・半導体
接合を有する半導体装置の製造方法によれば、再現性よ
く(111)A面上に2×2の超構造を実現して、φbの
高い接合を安定して製造できるという効果がある。
合を有する半導体装置においては、(111)A面がIII族
元素で終端した状態で安定である性質と(111)A面に
現れる2×2構造がφbを向上する表面を提供するとい
う実験結果に基ずき、界面に於けるフェルミレベルのピ
ンニング位置を価電子帯端側に移動させ、その効果によ
ってショットキーバリアハイトを向上する効果がある。
この効果により、例えば本発明の接合をゲート接合に用
いたGaAsMESFETにより論理回路を構成する場合、ゲート
電極に加えられる正電位の限界がひろがり、論理振幅を
大きくできるなど、集積回路の集積度を向上する上で大
きな効果がある。さらに、本発明の第1の金属・半導体
接合を有する半導体装置の製造方法によれば、再現性よ
く(111)A面上に2×2の超構造を実現して、φbの
高い接合を安定して製造できるという効果がある。
また、本発明の第2の金属・半導体接合を有する半導
体装置においては、(111)B面がV族元素で終端した
状態で安定であるという性質と、(111)B面に現れる
2×2表面超構造上のショットキー接合においてφbが
低減したという実験結果に基ずき従来の技術ではできな
かったφbを低減する効果がある。例えば本発明の接合
をオーミック接合に用いた場合、バリアの低下により、
コンタクト抵抗の低減が実現でき、FETをはじめとして
素子の寄生抵抗の低減につながり、ひいては素子性能の
向上を実現する効果がある。さらに、本発明の第2の金
属・半導体接合を有する半導体装置の製造方法によれ
ば、再現性よく(111)B面上に2×2の超構造を実現
して、φbの低い接合を安定して製造できるという効果
がある。
体装置においては、(111)B面がV族元素で終端した
状態で安定であるという性質と、(111)B面に現れる
2×2表面超構造上のショットキー接合においてφbが
低減したという実験結果に基ずき従来の技術ではできな
かったφbを低減する効果がある。例えば本発明の接合
をオーミック接合に用いた場合、バリアの低下により、
コンタクト抵抗の低減が実現でき、FETをはじめとして
素子の寄生抵抗の低減につながり、ひいては素子性能の
向上を実現する効果がある。さらに、本発明の第2の金
属・半導体接合を有する半導体装置の製造方法によれ
ば、再現性よく(111)B面上に2×2の超構造を実現
して、φbの低い接合を安定して製造できるという効果
がある。
第1図は本発明の第1の金属・半導体接合を用いたダイ
オードの実施例を示す断面図、 第2図は本発明の第1の金属・半導体接合にかかる接合
付近のバンド構造を示す模式図、 第3図は本発明の第2の金属・半導体接合を用いたダイ
オードの実施例を示す断面図、 第4図は本発明の第2の金属・半導体接合にかかる接合
付近のバンド構造を示す模式図である。 1……n型GaAs(111)A基板、31……n型GaAs(111)
B基板、2,32……Al電極、3,33……オーム性電極、21,4
1……フェルミレベル、22,42……本発明の接合の伝導帯
端、23,43……本発明の接合の価電子帯端、24,44……従
来の接合の伝導帯端、25,45……従来の接合の価電子帯
端。
オードの実施例を示す断面図、 第2図は本発明の第1の金属・半導体接合にかかる接合
付近のバンド構造を示す模式図、 第3図は本発明の第2の金属・半導体接合を用いたダイ
オードの実施例を示す断面図、 第4図は本発明の第2の金属・半導体接合にかかる接合
付近のバンド構造を示す模式図である。 1……n型GaAs(111)A基板、31……n型GaAs(111)
B基板、2,32……Al電極、3,33……オーム性電極、21,4
1……フェルミレベル、22,42……本発明の接合の伝導帯
端、23,43……本発明の接合の価電子帯端、24,44……従
来の接合の伝導帯端、25,45……従来の接合の価電子帯
端。
Claims (4)
- 【請求項1】閃亜鉛鉱型III−V族化合物半導体と金属
との接合を有する半導体装置において、該化合物半導体
の表面の面方位が(111)A面であって、接合を形成す
る時の該半導体表面超構造が2x2構造であることを特徴
とする金属・半導体接合を有する半導体装置。 - 【請求項2】閃亜鉛鉱型III−V族化合物半導体と金属
との接合を有する半導体装置において、該化合物半導体
の表面の面方位が(111)B面であって、接合を形成す
る時の該半導体表面超構造が2x2構造であることを特徴
とする金属・半導体接合を有する半導体装置。 - 【請求項3】超高真空中で閃亜鉛鉱型III−V族化合物
半導体の(111)A面にV族元素を照射しながら600℃以
上のサーマルエッチングにより酸化層を除去して2x2の
表面超構造を形成する工程と、該表面超構造を保持した
まま基板を室温まで冷却する工程と、該表面上に金属を
被着する工程とを含んでなることを特徴とする金属・半
導体接合を有する半導体装置の製造方法。 - 【請求項4】超高真空中で閃亜鉛鉱型III−V族化合物
半導体の(111)B面にV族元素を照射しながら600℃以
上のサーマルエッチングにより酸化層を除去して2x2の
表面超構造を形成する工程と、該表面超構造を保持した
まま基板を室温まで冷却する工程と、該表面上に金属を
被着する工程とを含んでなることを特徴とする金属・半
導体接合を有する半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1170072A JP2817217B2 (ja) | 1989-06-30 | 1989-06-30 | 金属・半導体接合を有する半導体装置およびその製造方法 |
US07/545,876 US5098858A (en) | 1989-06-30 | 1990-06-29 | Junction between metal and zincblende-type III-V compound semiconductor and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1170072A JP2817217B2 (ja) | 1989-06-30 | 1989-06-30 | 金属・半導体接合を有する半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0334572A JPH0334572A (ja) | 1991-02-14 |
JP2817217B2 true JP2817217B2 (ja) | 1998-10-30 |
Family
ID=15898119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1170072A Expired - Lifetime JP2817217B2 (ja) | 1989-06-30 | 1989-06-30 | 金属・半導体接合を有する半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5098858A (ja) |
JP (1) | JP2817217B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5571732A (en) * | 1993-08-19 | 1996-11-05 | Texas Instruments Incorporated | Method for fabricating a bipolar transistor |
US6414377B1 (en) * | 1999-08-10 | 2002-07-02 | International Business Machines Corporation | Low k dielectric materials with inherent copper ion migration barrier |
CN101624999B (zh) | 2008-07-07 | 2011-08-31 | 北京天擎化工有限公司 | 一种危险化学品泄漏救援设备 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3935586A (en) * | 1972-06-29 | 1976-01-27 | U.S. Philips Corporation | Semiconductor device having a Schottky junction and method of manufacturing same |
US3927225A (en) * | 1972-12-26 | 1975-12-16 | Gen Electric | Schottky barrier contacts and methods of making same |
US3938243A (en) * | 1973-02-20 | 1976-02-17 | Signetics Corporation | Schottky barrier diode semiconductor structure and method |
US4011583A (en) * | 1974-09-03 | 1977-03-08 | Bell Telephone Laboratories, Incorporated | Ohmics contacts of germanium and palladium alloy from group III-V n-type semiconductors |
US4149907A (en) * | 1977-07-07 | 1979-04-17 | Rca Corporation | Method of making camera tube target by modifying Schottky barrier heights |
US4179534A (en) * | 1978-05-24 | 1979-12-18 | Bell Telephone Laboratories, Incorporated | Gold-tin-gold ohmic contact to N-type group III-V semiconductors |
US4226649A (en) * | 1979-09-11 | 1980-10-07 | The United States Of America As Represented By The Secretary Of The Navy | Method for epitaxial growth of GaAs films and devices configuration independent of GaAs substrate utilizing molecular beam epitaxy and substrate removal techniques |
US4881979A (en) * | 1984-08-29 | 1989-11-21 | Varian Associates, Inc. | Junctions for monolithic cascade solar cells and methods |
GB8518353D0 (en) * | 1985-07-20 | 1985-08-29 | Plessey Co Plc | Heterostructure device |
US4771013A (en) * | 1986-08-01 | 1988-09-13 | Texas Instruments Incorporated | Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice |
US4724223A (en) * | 1986-12-11 | 1988-02-09 | Gte Laboratories Incorporated | Method of making electrical contacts |
US4962050A (en) * | 1988-12-06 | 1990-10-09 | Itt Corporation | GaAs FET manufacturing process employing channel confining layers |
US4935381A (en) * | 1988-12-09 | 1990-06-19 | The Aerospace Corporation | Process for growing GaAs epitaxial layers |
-
1989
- 1989-06-30 JP JP1170072A patent/JP2817217B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-29 US US07/545,876 patent/US5098858A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0334572A (ja) | 1991-02-14 |
US5098858A (en) | 1992-03-24 |
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