KR0166958B1 - 평탄화된 헤테로구조물 및 그 제조 방법 - Google Patents
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Abstract
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Description
제1도는 리세스되어 마스크된 실리콘 상의 종래 GaAs 피착 상태를 도시한 단면도.
제2도는 리세스되어 마스크된 실리콘 상에 피착된 GaAs의 종래의 평탄화 방법의 문제점을 도시한 단면도.
제3a도 내지 제3d도는 제1 양호한 실시예 방법의 단계들을 도시한 단면도.
제4a도 내지 제4c도는 제2 양호한 실시예 방법의 단계들을 도시한 단면도.
제5도는 상호 접속된 실리콘과 비소화 갈륨 디바이스를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
102 : 실리콘 104 : 단결정 GaAs
106 : 다결정질 GaAs 108 : SIO2
112 : 중첩 포토레지스트 114 : 넥크
120 : GaAs 돌기부 122 : 포토레지스트
152, 154 : MOSFET 156 : MESFET
158 : 폴리실리콘 게이트 160 : 필드 실리콘
162 : 붕소 격자-손상 분리부 166 : Ti : W/Au 금속화층
168 : 플라즈마 산화물
본 발명은 반도체 물질의 성장 및 디바이스들에 관한 것으로, 특히, 마스크된 제2반도체(예를 들면, 이산화 실리콘으로 마스크된 실리콘)상에서의 제1 반도체(예를 들면, 비소화 갈륨)의 헤테로에피택셜(heteroepitaxial) 성장 및 이러한 헤테로 구조로 된 디바이스에 관한 것이다.
많은 연구자들이 실리콘 웨이퍼 상에서의 반도체 디바이스 특성 비소화 갈륨(GaAs)의 성장 및, GaAs로 능동 디바이스를 제조하는 것에 대해 연구해 왔다. 이러한 디바이스들은 GaAs의 캐리어의 보다 빠른 이동성과 실리콘 기판의 보다 큰 기계적 강도 및 열전도도를 조합한 것이다. 예를 들어, 알, 피셔(R. Fischer)등에 의한 IEDM Tech. Digest(1985) 332페이지, Si 기판 상의 GaAs/AlGaAs 헤테로접합 바이폴라 트랜지스터(GaAs/AlGaAs Heterojunction Bipolar Transistor on Si Substrates)라는 논문에서는 실리콘 기판 상에 성장되어 0.2㎛ 베이스 두께에 대해 β=13의 전류 이득을 갖는 GaAs/AlGaAs 헤테로접합 바이폴라 트랜지스터를 개시하였다. 유사하게 지, 터너(G. Turner) 등에 의한 IEDM Tech. Digest(1985)468페이지, 실리콘 및 실리콘 온 사파이어 기판 상에서 성장시킨 GaAs 층으로 제조된 피코초 광검출기 (Picosecond Photodetector Fabricated in GaAs Layers Grown on Silicon and Silicon On Sapphire Substrates)에서는 실리콘의 상의 GaAs로 제조된 광전도 검출기에 대해 응답 시간이 60피코초라고 보고하였다. 이들 논문들은 또한 실리콘 상의 GaAs로 제조된 MESFET와 같은 다수 캐리어 디바이스가 호모에피택셜 디바이스의 성능과 비슷한 성능을 갖고 있음을 주목하였고, 이로 인해, 상호 접속 와이어의 수를 감소시키는 고-데이타-비율(high-data-rate)의 광학적 상호접속을 이용하여 동일 웨이퍼 상에 GaAs/AlGaAs 광전(optoelectric) 및 고주파 디바이스들 및 실리콘 디바이스를 집적시키기 위한 노력이 촉진되었다. 비정질 GaAs의 선택적인 재결정화는 비정질(amorphous) GaAs의 높은 저항률을 이용할 수 있다. 예를 들어, 에이. 크리스토(A. Christou)등에 의한, 48 Appl Plys, Lett, 1516(1986)에는 레이저 재결정화에 의한 (100) 실리콘 상에서의 (100) GaAs의 형성이 기술되어 있다.
실리콘 기판 상에서의 GaAs의 에피택셜 성장시에 활성도를 증가시키는 중요한 이유 중의 한가지는 동일 구조물로의 GaAs 및 Si 디바이스를 모놀리딕 집적(monolithic integration)을 위해서이다. 그러나, 이 목적을 달성하기 위해서는, 매우 상이한 제조 요건을 갖는 회로 소자를 공존시킬 수 있는 물질 성장 및 디바이스 프로세싱 기술을 개발할 필요가 있다. 이러한 해결 방법 중 가장 가능성이 있는 방법 중의 한 방법이 실리콘 질화물(Si3N4) 또는 이산화 실리콘(SiO2)의 보호 마스크 내의 개구를 통해 실리콘 기판 상에서 GaAs를 패턴 성장시키는 것이다. 이 방법에 있어서, (전형적으로 고온 프로세싱을 필요로 하는)실리콘을 기본으로 하는 디바이스의 제조는 보호 산화물 또는 질화물 피복층(overlayer)의 피착 이전에 완료되어야 한다. 그 다음으로, 단결정 GaAs이 피복 내의 리소그래피 방법으로 정해진 홀에서 성장되어 GaAs 디바이스 제조가 이루어진다,
이전의 연구들은 에피택셜 GaAs가 패터닝 마스크를 통해 실리콘 기판 상에 연속적으로 피착될 수 있다는 것을 확인하였다. 비, 와이, 트사우(B. Y. Tsaur) 등에 의한 41 Appl Phys. Lett 347(1982), 피. 셀돈(P.Sheldon) 등에 의한 45 Appl Phys Lett. 274(1984), 다니엘(Daniele) 등에게 허여된 미합중국 특허 제4, 587,717호, 및 배치(Betsch) 등에게 허여된 미합중국 특허 제4,551,394호를 참조할 것, 부수적으로, 이 기술을 통해 Si 및 GaAs 디바이스 구조물의 집적이 시도되었다. 에치. 케이. 최(H. K. Choi)등에 의한 7 IEEE Elec. Dev Lett 241 및 500(1986) 및 에치. 케이. 최 등에 의한 실리콘 상의 헤테로에피택시, J. C. C. Fan 및 J. M. Poate Eds., 67 MRS Symposia Proceeding 165(1985)를 참조할 것.
현재, Si와 GaAs 사이의 격자 파라미터 및 열 팽창 계수 차이가 GaAs 디바이스의 성능을 제한하는 전위(dislocation)의 넓은 네트워크를 생성한다는 것이 판명되었다. GaAs가 분자 비임 에피택셜(MBE)에 의해 실리콘 표면 상의 마스크 내의 홀을 통해 피착될 때 이 상황은 악화될 것이다. MBE의 비선택적 특성으로 인하여, 단결정 GaAs 영역은 비정질 마스크 물질 상에서 성장되는 다결정질 GaAs와 용이하게 접촉하게 될 것이다. 이러한 특별한 결함 있는 접촉 영역의 존재가 부가적인 결정학적인 결함에 대한 원인으로서 작용하게 될 것이다. 유사한 효과들이 금속 유기물 화학 증착(metalorganic chemical vapor deposition; MOCVD)과 같은 다른 성장 방법에서도 예상된다.
Si상에서의 GaAs의 패턴된 성장에 대한 가장 간단한 방법은 본래의 평탄한(planar) 실리콘 표면 상에서의 GaAs의 에피택셜 성장을 포함한다. 그러나, 디바이스가 제조되는 GaAs 표면의 최종 레벨은 미리 제조된 실리콘 디바이스의 레벨보다 수 미크론 이상이다. 이 상황은 자연적으로 종래의 금속화 방법에 의해 2개의 디바이스 구조물의 상호 접속을 복잡하게 한다. 또한, 하부에 놓인 실리콘 기판 상에 디지탈 실리콘 및 디지탈 GaAs 디바이스 모두를 갖는 집적 회로에 대해서, GaAs의 표면과 실리콘 기판의 표면 사이의 동일 평탄성(coplanarity)은 필수적이다. 이 동일 평탄성을 달성하기 위한 한 방법은 GaAs 영역이 배치될 실리콘 기판에 리세스들을 형성하여 이 리세스 내의 GaAs의 표면이 리세스의 실리콘 기판 외측면의 표면과 동일 평탄할 때까지 GaAs층을 성장시키는 것이다. 전형적으로 리세스들의 깊이는 약2 내지 3미크론이다. 리세스가 이산화 산화물(산화물) 마스크에 의해 정해지고 GaAs층이 산화물 마스크를 제거하지 않고 분자 비임 에피택셜에 의해 성장된 단면도인 제1도를 참조하라. 실리콘 기판 위의 GaAs층의 부분은 접촉 영역을 따라 얇은 전위 영역을 지나 단결정으로서 성장하고, 산화물 마스크 위의 GaAs층 부분은 다결정질 GaAs로서 성장한다.
실리콘 기판 내의 리세스에 동일 평탄성 GaAs를 완성하기 위해서, 제1도 내의 다결정질 GaAs는 리세스 내의 단결정 GaAs가 악영향 없이 제거되어야 한다.
이에 대한 표준방법이 포토레지스터를 인가하여, 리세스 내의 단결정 GaAs만을 덮도록 포토레지스터를 패턴시키고, 그 다음으로, 패턴된 포토레지스터를 에칭 마스크로 사용하여, 다결정질 GaAs를 에치 오프(etch off)시키는 포토리소그래피 기술(ppotolithography)이다. 그러나, 이것은 패턴된 포토레지스터 마스크에 대한 정합(alignment)문제를 가지며, 리세스 에지에 있는 GaAs 층에서의 상기 단계에 의해 악화된다. 특히, 만일 패턴된 포토레지스터 마스크가 오프셋(offset)되거나 상이한 크기라면, 단결정 GaAs은 부식되거나, 다결정질 GaAs가 모두 제거되지 않아 동일 평탄성을 붕괴시킨다. 제2도는 리세스 에지에 있는 단결정 GaAs내의 그루브(groove) 및 다른 리세스 에지에 있는 마스크를 오프셋한 결과 발생한 다결정질 GaAs 스트립(strip)을 도시한 것이다. 그루브의 깊이는 2미크론이고, 스트립의 높이는 2 또는 3미크론이다. 그루브 및 스트립은 표준 금속 상호 접속 프로세싱에 적합하지 않다.
그러므로, 실리콘 기판 내의 GaAs 영역에 대한 공지된 평탄화 방법은 GaAs내의 그루브 및 실리콘과의 접촉 영역에서 GaAs의 스트립의 문제점들을 갖고 있다.
리프트-오프(lift-off)프로세스를 갖는 MBE에 의해 본질적으로 도프되지 않은 GaAs 기판의 리세스 내의 GaAs의 농후하게-도프된 영역의 선택적인 에피택셜 성장은 널리 공지되어 있다. 농후하게-도프된 영역은 FET 용 소스 및 드레인 영역으로 사용할 수 있다. 에이 조(A. Cho) 등에 의한 24 IEEE Tr. Elec. Dev, 1186(1977)의 분자 비임에피택시로 우선 성장하기 위한 선택적인 리프트-오프(Selective Lift-Off for Preferential Growth with Molecular Beam Epitaxy)를 참조 할 것,
본 발명은 제2 반도체(예를 들어, 실리콘)의 리세스 내에 제1 반도체(예를 들어, GaAs)의 헤테로에피택셜 구조물을 제공하여 평탄한 생성물 및 동일 칩 상에 제1반도체와 제2반도체 디바이스 모두를 갖고 있는 집적회로를 제조한다.
또한 본 발명은 마스크 및 리세스된 제2반도체의 기판 상에 제1반도체를 피착하는 단계 및 리세스 부근을 제외한 층의 제거 및 그 다음으로, 마스크 또는 초음파 세척을 사용한 리프트-오프에 의해 리세스에 위치되지 않은 층들의 잔류 부분들을 제거하는 단계에 의한 헤테로에피택셜 방법을 제공한다. 그러므로 이 방법은 층의 제거가 리세스에 정렬되므로 자기-정합(self-aligned)된다.
이 방법은 제1 반도체 물질의 영역들을 제2 반도체 기판의 리세스(recess)들내에 만들어서 그 영역들과 기판의 표면들이 동일 평면 상에 있고, 자기-정합은 실리콘 기판 방법 내에서 공지된 GaAs영역의 문제점들을 없앨 수 있다.
제3a도 내지 제3b도는 이하에서와 같이 단결정 실리콘 기판(102)내의 리세스에 단결정 GaAs 영역(104)을 형성하는 제1의 양호한 실시예 방법의 단계들의 단면도를 도시하였다.
(a) 반경이 10.16㎝(4inch)이고, 실리콘 웨이퍼인 100 방향으로 배향되었으며, P-도프된 실리콘 기판(102)으로 개시한다. 기판(102)은 MOS 및 바이폴라 트랜지스터와 같은 여러 가지 디바이스들 및 GaAs이 피착될 영역으로부터 떨어진 이러한 디바이스에 대한 상호 접속을 포함함에 주목하여야 한다. 기판(102)의 표면상에 이산화 실리콘(산화물) (108)을 3000Å 피착하고, 산화물(108)상에 포토레지스트를 스핀시키며, 기판(102)에 리세스에 대한 위치를 한정하기 위해 포토레지스터를 패턴(마스크를 통해 노출하고 현상)한다. 이 리세스들은 200㎛면적과 같은 소정의 크기와 형태의 리세스이다. 에치 마스크로서 패턴된 포토레지스터를 사용하는 반응성 이온 에칭에 의해 산화물(108) 및 기판(102)을 에칭한다. 이 결과로, 인가량에 따라 약 2 또는 3 미크론의 깊이인 거의 수직 측벽을 갖는 리세스가 형성된다. 포토레지스트를 벗겨내고, 기판(102)의 표면을 피복시켜서 리세스시킨 산화물(108)상에 GaAs층을 성장시키며, GaAs의 층은 비록 구조의 평탄성을 과도하게 파괴시키지 않은 차이를 갖지만 1/10 또는 2/10 미크론의 두께를 갖는 리세스(2 또는 3미크론)의 깊이와 동일한 두께를 갖는다. 이 성장 방법은 실리콘 인터페이스 위의 단결정 GaAs(104) 및 산화물(108) 위의 다결정질 GaAs(106)이 아닌 실리콘 접촉 영역의 GaAs에서 얇은 (200Å) 결함층(110)을 유도하는 분자 비임 에피택시에 의해 수행될 수 있다. 리세스들 중의 한 리세스를 관통한 단면도인 제1도를 참조하시오. 공지된 방법은 양호한 실시예의 100 배향과 몇 도 기울어진 실리콘 기판(102)을 양호한 실시예가 보다 양질의 실리콘 디바이스를 허용한다는 것을 인식해야 한다. MBE 성장법은 (MESFET에 대한 채널층일 수 있는)표면에 인접한 GaAs의 부분이 MBE 성장 동안 도프되는 경우, 어닐링(annealing)이 생략될 수 있을지라도 전형적으로 900℃에 이르는 온도에서의 열처리가 수반되며 약 600℃에서 성장한다.
(b) GaAs(104-106)층상에 포토레지스트(112)를 스핀시키고, 약 2 내지 5 미크론의 산화물(108)상에 중첩하여 리세스를 커버하도록 포토레지스트(112)를 패턴시킨다. 제3a도 참조.
(c)에치 마스크시 패턴된 포토레지스트 (112)로 GaAs(104-106)층을 에칭시킨다. CCl2F2+He의 플라즈마와 같은 산화물(108)에 대한 선택적인 비등방성 에치 또는 H2O2+NH4OH 또는 H2O2+H2SO4의 수용액과 같은 산화물 (108)에 대한 선택적인 등방성 에칭이 사용될 수 있으며; 포토레지스트 (112) 마스크 하에서 GaAs(106)의 일부를 에칭함에도 불구하고 산화물(108)위의 포토레지스트(112)의 커다란 중첩부 때문에 등방성 에칭이 유용하다. 포토레지스트(112)를 벗긴다. 제3b도를 참조.
(d) BELL 2(HF+NH4F의 수용액)로 산화물(108)을 에치한다. 이 에칭은 GaAs 및 실리콘에 대해 선택적이고, GaAs(106)하부의 산화물(108)까지도 제거한다. 이 에칭은 얇은 넥크(neck, 114)에 있는 GaAs(104-106)층을 파쇄(fracture)함으로써 GaAs(106)을 리프트-오프시키거나 기판(102) 상에 캔틸레버된 GaAs(106)을 남겨두는데, 두가지 모두가 제3c도에 도시되어 있다.
(e)제3d도에 도시한 바와 같이 평탄한 표면을 발생시키도록 얇은 넥크(114)에 있는 캔틸레버된 GaAs(106)을 파쇄하여 제거하기 위해 초음파 린스(ultrasonic rinse)를 인가한다.
제2 양호한 실시예의 방법은 제1 양호한 실시예 방법의 단계(a) 내지 (e)를 따르나, 제4a도에 도시한 바와 같이 리프트-오프된 GaAs(106)이 다수의 수직선을 따라 파쇄되어 GaAs돌기부(120)를 남길 때 인가된다. 파쇄선의 위치는 GaAs 층(106)의 두께, 산화물(108)의 두께, 산화물(108)위에 중첩된 포토레지스트(112)의 양에 좌우된다. 켄틸레버된 GaAs(106)에 대한 파쇄선은 초음파 세액의 인가 후와 유사하다. 그 다음에 제2 양호한 실시예의 방법은 다음과 같이 진행한다.
(f) 약 1미크론의 두께로 포토레지스트(122)를 스핀 온 시키고, 용매들을 축출시키기 위해 레지스트(122)를 연화 건조시키며, 다음에 레지스트(122)가 유동하도록 후단 건조시키고(현상은 필요하지 않음), 이것을 돌기부(120)상에 평탄화시킨다. 제4b도 참조.
(g) 돌기부(120)가 노출될 때까지 산소 플라즈마에서 레지스트(122)를 에치시킨다. 다음에 H2O2+NH4OH 또는 H2O2+H2SO4의 수용액과 같은 등방성 GaAs 에치로 돌기부(120)를 에치한다. 에치는 기판(102)/GaAs(104) 레벨 부근에서 정지하도록 시간이 맞춰진다. 제4c도 참조. 마지막으로 레지스트(112)를 벗긴다.
양호한 실시예의 방법 및 표준 GaAs 프로세싱에 의해 기판(102)내의 리세스내에서의 GaAs(104)의 형성은 비소 외부-확산을 방지하도록 통상적으로 800℃ 이하인 비교적 저온 프로세스이므로, GaAs(104)로부터 떨어진 기판(102)의 실리콘 표면 영역 내에 형성된 회로는 규화물 및 텅스텐과 같은 물질들을 포함할 수 있다. GaAs 영역(104)의 형성 후에, MESFET 및 JEFT와 같은 디바이스가 표준 프로세싱에 의해 GaAs영역(104)내에 제조될 수 있고, 이 GaAs 디바이스는 GaAs(104)로부터 떨어진 실리콘 기판(102) 내에 형성된 회로에 상호 접속된다. 소정의 알루미늄 또는 금의 금속화는 디바이스가 GaAs(104)내에 제조된 후에 인가될 수 있다.
제5도는 단결정 GaAs(104)내의 MESFET(156)에 상호 접속된 실리콘 기판(102)내의 MOSFET(152 및 154)를 도시한 것이다. 제5도의 구조물은 폴리실리콘 게이트(158) 및 필드 실리콘(160) 분리부를 갖는 표준 쌍-웰 CMOS 디바이스와 함께 GaAs(104)내의 붕소 격자-손상 분리부(162)를 갖는 n-채널 MESFET를 도시하기 위해 단순화되었다. 폴리실리콘 게이트 형성 및 소오스/드레인 주입과 어닐링의 CMOS 프로세싱 단계들 후에, 웨이퍼는 GaAs의 MBE 성장 동안 갈륨 확산을 방지하도록 삽입된 질화물을 갖는 약 3,000A의 SiO2/Si3N4/SiO2에 의해 덮혀진다. 제1 양호한 실시예의 방법에서와 같이, 윈도우는 산화물/질화물/산화물 내에 개방되고, 3㎛ 깊이의 리세스가 RIE에 의해 실리콘 기판 내에 에치된다. GaAs의 MBE 성장 후, 리세스 외부의 GaAs가 제1 양호한 실시예의 방법에 의해 제거된다. 다음에 MESFET가 Ti/Pt/Au 쇼트키(Schottky) 게이트 및 Au/Ge/Ni 오믹 소오스/드레인 접촉을 갖는 표준 리세스 게이트 프로세싱에 의해 형성된다. 플라즈마 산화물(168) 절연체를 갖는 Ti:W/Au 금속화(166)가 CMOS(또는 그 외의 다른 실리콘 디바이스)와 MESFET(또는 그외의 다른 GaAs 디바이스)를 상호 접속시킨다. 또다른 상호 접속, 패시베이션(passivation), 접착 및 팩키징은 칩을 완성시킨다.
양호한 실시예의 디바이스 및 방법의 다수의 변형물들이 평탄한 구조물을 발생시키는 성장층의 원하지 않는 나머지 부분의 리프트-오프가 수반된 성장층의 비임계 포토리소그래피 기술로 제거하는 특성을 보유하면서 만들어 질 수 있다.
예를 들어, 다른 반도체 물질들이 3원 화합물 AlXGa1-XAs 및 InXGa1-XAs 또는 4원 화합물을 포함하는 다른 Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물과 같은 층들을 성장시키기 위해 사용될 수 있고, 리세스되는 물질은 실리콘-온-절연체, 게르마늄, 화합물 반도체, 또는 BiCMOS에서와 같은 영역들 사이의 트렌치 분리부와 함께 CMOS 디바이스들 및 바이폴라 영역에 대한 p 및 n웰을 포함하는 얇게 도프된 에필레이어(epilayer)를 갖는 농후하게 도프된 실리콘 기판을 포함하는 그 외의 보조 구조물과 같은 다른 물질들일 수 있으며, 리세스 내에서의 반도체의 성장은 금속 유기질 화학 증착(MOCVD), 금속 유기질 MBE(MOMBE), 저압 CVD, 스퍼터링 등에 의해 될 수 있고, 성장층은 헤테로접합 바이폴라 트랜지스터를 제조할 수 있는 GaAs 및 AlXGa1-XAs와 같은 서브층(sublayer)의 적층일 수 있으며, 리세스의 크기 및 형태는 양호한 실시예의 방법의 두 번째 적용에 의해 채워지는 약간 깊은 리세스와 같이 변형 될 수 있으며, 헤테로계면(hetrointerface) 부근의 초격자의 성장과 같은 다수의 결정-결함 개량 기술들이 리세스-충만 성장 기술과 결합될 수 있다.
본 발명은 제2 반도체의 층 내의 제1 반도체의 평탄한 영역의 장점을 제공한다.
Claims (15)
- 반도체 제조 방법에 있어서, (a) 제1 반도체 물질의 제1층 내에 적어도 1개의 마스크된 리세스(masked recess)를 형성하는 단계; (b) 상기 마스크되고, 리세스된 제1층상에 상기 리세스(들)의 깊이와 거의 같은 두께로 제2 반도체 물질의 제2층을 피착하는 단계; (c) 상기 리세스(들) 위의 영역과 그 인접 영역을 제외하고 상기 제2층을 제거하는 단계; 및 (d) 상기 마스크를 제거하여 상기 리세스(들)의 외부에 있는 상기 제2층의 나머지 부분을 거의 전부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제1항에 있어서, 단계(d)의 제조물에 진동을 인가하여 상기 리세스(들)의 외부에 있는 상기 제2층의 임의의 나머지 부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제1항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고, (b) 상기 제2 반도체 물질은 InxAlyGa1-x-yAs로서, 여기서 x, y는 0≤ x+y≤ 1.0의 범위 내의 음이 아닌 여러 값들인 것을 특징으로 하는 반도체 제조 방법.
- 제1항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고, (b) 상기 제2 반도체 물질은 GaAs이고; (c) 상기 마스크는 이산화 실리콘이고; (d) 상기 단계(c)에서의 상기 제거는 포토리소그래피 기술(photolithography)에 의해 행해지는 것을 특징으로 하는 반도체 제조 방법.
- 반도체 제조 방법에 있어서, (a) 제1 반도체 물질의 제1층 내에 적어도 1개의 마스크된 리세스를 형성하는 단계; (b) 상기 마스크되고, 리세스된 제1층상에 상기 리세스(들)의 깊이와 거의 동일한 두께로 제2 반도체 물질의 제2층을 피착하는 단계; (c) 상기 리세스(들) 위의 영역과 그 인접 영역을 제외하고 상기 제2층을 제거하는 단계; (d) 상기 마스크를 제거하는 단계; (e) 상기 제1층과 상기 제2층의 잔류부 상에 평탄층(planar layer)을 형성하되,상기 잔류부 중 상기 제1층의 평면위로 돌출한 부분들이 상기 평탄층을 통해서도 돌출하게 되는 단계; (f)상기 평탄층을 마스크로서 사용하여 상기 부분들을 제거하는 단계; 및 (g)상기 평탄층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제5항에 있어서, 상기 평탄층의 형성 전의 단계(d)의 제조물에 진동을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제5항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고; (b) 상기 제2 반도체 물질은 InxAlyGa1-x-yAs로서, 여기서 x, y는 0≤ x+y≤ 1.0의 범위 내의 음이 아닌 여러 값들인 것을 특징으로 하는 반도체 제조 방법.
- 제5항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고; (b) 상기 제2 반도체 물질은 GaAs이고; (c) 상기 마스크는 이산화 실리콘이고; (d) 상기 평탄층은 포토레지스트이며; (e) 단계 (c)에서의 상기 제거는 포토리소그래피 기술에 의해 행해지는 것을 특징으로 하는 반도체 제조 방법.
- 제5항에 있어서, (a) 상기 단계(e)에서의 상기 형성은 포토레지스트의 스피닝 온(spining on)과 그에 후속되는 상기 부분들을 노출시키기 위한 에치백(etchback)에 의해 행해지는 것을 특징으로 하는 반도체 제조 방법.
- 집적회로의 제조방법에 있어서, (a) 제1 반도체 물질의 제1층 내에 디바이스들을 형성하는 단계; (b) 상기 제1층 내에 적어도 1개의 마스크된 리세스를 형성하는 단계; (c) 상기 마스크되고, 리세스된 제1층 상에 상기 리세스(들)의 깊이와 거의 동일한 두께로 제2 반도체 물질의 제2층을 피착하는 단계; (d) 리세스(들) 위의 영역과 그 인접 영역을 제외하고 상기 제2층을 제거하는 단계; (e) 상기 마스크를 제거하는 단계; (f) 상기 리세스(들)상의 제2층 부분 내에 디바이스들을 형성하는 단계; (g) 상기 제1층과 제2층 부분 내에 상기 디바이스들을 위한 전극들 및 상기 디바이스들 간의 상호 접속부들을 형성하는 단계; 및 (h) 상기 제1층 및 제2층 부분과 디바이스와 전극 및 상호 접속부들을 팩키징(packaging)하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
- 제10항에 있어서, (a) 단계 (e) 후에, 상기 제1 층과 상기 제2층의 잔류부 상에 평탄층을 형성하되, 상기 잔류부 중 상기 제1층의 평면 위로 돌출한 부분들이 상기 평탄층을 통해서도 돌출하게 되는 단계; (b) 평탄층을 마스크로서 사용하여 상기 부분들을 제거하는 단계; (c) 상기 평탄층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 제조방법.
- 제11항에 있어서, (a) 상기 평탄층의 형성 전의 단계(d)의 제조물에 진동을 인가하는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 제조 방법.
- 제10항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고, (b) 상기 제2 반도체 물질은 InxAlyGa1-x-yAs로서, 여기서 x, y는 0≤ x+y≤ 1.0의 범위 내의 음이 아닌 여러 값들인 것을 특징으로 하는 직접회로 제조 방법.
- 제11항에 있어서, (a) 상기 제1 반도체 물질은 실리콘이고, (b) 상기 제2 반도체 물질은 GaAs이고, (c) 상기 마스크는 이산화 실리콘이고, (d) 상기 평탄층은 포토레지스트이며, (e) 상기 단계(d)에서의 상기 제거는 포토리소그래피 기술에 의해 행해지는 것을 특징으로 하는 집적 회로의 제조 방법.
- 제10항에 있어서, (a) 상기 단계 (e)에서의 상기 형성은 포토레지스트의 스피닝 온(spining on)과 그에 후속되는 상기 부분들을 노출시키기 위한 에치백(etchback)에 의해 행해지는 것을 특징으로 하는 집적 회로의 제조 방법.
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