JPS5893344A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5893344A JPS5893344A JP19224281A JP19224281A JPS5893344A JP S5893344 A JPS5893344 A JP S5893344A JP 19224281 A JP19224281 A JP 19224281A JP 19224281 A JP19224281 A JP 19224281A JP S5893344 A JPS5893344 A JP S5893344A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置及びその製造方法に係リ、特に微
細素子構造の素子間分離法の改良に関する。
細素子構造の素子間分離法の改良に関する。
発明の技術的背景
従来、半導体としてシリコンを用いた半導体装置、特に
ＭＯ８半導体集積回路装置では、寄生チャンネルによる
絶縁不良をなくし、かつ寄生容量を小さくするために素
子間のいわゆるフィールド領域に厚い絶縁膜を形成する
方法として選択酸化法か知られている。これは、素子形
成領域を耐酸化性マスク、代表的には、シリコン窒化膜
でおおい、高温酸化を行って、フィールド領域部に選択
的に厚い酸化Ｊ［′ｆＩ：生成させる事を特徴とし、フ
ィールド領域の厚い絶縁膜と反転防止のための高濃度不
純物層とを自己整合で作る事かできるため、広く素子間
分離法として使用さ扛ている。
ＭＯ８半導体集積回路装置では、寄生チャンネルによる
絶縁不良をなくし、かつ寄生容量を小さくするために素
子間のいわゆるフィールド領域に厚い絶縁膜を形成する
方法として選択酸化法か知られている。これは、素子形
成領域を耐酸化性マスク、代表的には、シリコン窒化膜
でおおい、高温酸化を行って、フィールド領域部に選択
的に厚い酸化Ｊ［′ｆＩ：生成させる事を特徴とし、フ
ィールド領域の厚い絶縁膜と反転防止のための高濃度不
純物層とを自己整合で作る事かできるため、広く素子間
分離法として使用さ扛ている。
背景技術の問題点
しかしながらこの選択酸化法ｔ−ますます微細化、高密
度化か進む集積回路の素子間分離法として用いるには次
のような問題かある。
度化か進む集積回路の素子間分離法として用いるには次
のような問題かある。
第１に、厚いフィールド酸化膜を選択的に形成する際、
酸化は横方向にも進行するため、耐酸化性マスクである
窒化シリコン膜の端部から厚イフィールド酸化膜が鳥の
くちはしくパー“虻−り）状に食い込み、これが素子領
域の寸法誤差の原因となシ、また高集積化の妨けとなる
。
酸化は横方向にも進行するため、耐酸化性マスクである
窒化シリコン膜の端部から厚イフィールド酸化膜が鳥の
くちはしくパー“虻−り）状に食い込み、これが素子領
域の寸法誤差の原因となシ、また高集積化の妨けとなる
。
第２に１選択酸化法においてはフィールド酸化膜の膜厚
の約半分を、半導体基板に埋没させる事が出来るか、基
板表面にはフィールド酸化膜厚の約半分の段差ができる
。これか後々の工程まで段差として残るため、金属配線
を行う時この段差部で金属配線が薄くなりた多切断され
た勺して製品の歩留〕が低下する原因となっていた。こ
れに対して、フィールド酸化膜を形成する前にフィール
ド領域の基板表面を一部工、チンダしてフィールド酸化
膜を完全に基−板中に瀧′：：：： め込む方法がＲＯＸ （Ｒ＠ｔ＠ｍａ＊ｄ ０ｘ１ｄｓ
）構造として公知である。しかしこの構造でも１選択
酸化中、厚いフィールド酸化膜は窒化シリ；ン膜の端部
から鳥のく塾はし状に食い込むため、窒化シリコン膜端
では、鳥の頭（バードへ、ド）状に酸化膜か盛ル上がシ
、やはシ段差部が形成さｆＬる。このようなバードヘッ
ドによる段差も配線の信頼性を著しく低下し製品の歩留
ルを落とす原因となる。
の約半分を、半導体基板に埋没させる事が出来るか、基
板表面にはフィールド酸化膜厚の約半分の段差ができる
。これか後々の工程まで段差として残るため、金属配線
を行う時この段差部で金属配線が薄くなりた多切断され
た勺して製品の歩留〕が低下する原因となっていた。こ
れに対して、フィールド酸化膜を形成する前にフィール
ド領域の基板表面を一部工、チンダしてフィールド酸化
膜を完全に基−板中に瀧′：：：： め込む方法がＲＯＸ （Ｒ＠ｔ＠ｍａ＊ｄ ０ｘ１ｄｓ
）構造として公知である。しかしこの構造でも１選択
酸化中、厚いフィールド酸化膜は窒化シリ；ン膜の端部
から鳥のく塾はし状に食い込むため、窒化シリコン膜端
では、鳥の頭（バードへ、ド）状に酸化膜か盛ル上がシ
、やはシ段差部が形成さｆＬる。このようなバードヘッ
ドによる段差も配線の信頼性を著しく低下し製品の歩留
ルを落とす原因となる。
＃Ｉ３に、選択酸化法においては、フィールド酸化中選
択的な酸化膜の成長によって、シリコン窒化膜の工、ｆ
を中心にシリコン基板にストレスが加わシリコン基板中
に転位などの結晶欠陥かできる原因となっていた。この
ような結晶欠陥の発生は素子特性に悪影響を与えていた
。
択的な酸化膜の成長によって、シリコン窒化膜の工、ｆ
を中心にシリコン基板にストレスが加わシリコン基板中
に転位などの結晶欠陥かできる原因となっていた。この
ような結晶欠陥の発生は素子特性に悪影響を与えていた
。
発明の目的
本発明は上記素子間分離法の欠点に鑑みなされたもので
、−回の写真食刻工程によ）、素子量分ｓ”を行い、し
かもフィールド領域に完全に絶縁膜を配置することにょ
プ基板表面を平坦化し、かつ素子特性を劣化させること
なく、微細素子の高密度集積化を可能とし九半導体装置
及びその製造方法を提供するものである。
、−回の写真食刻工程によ）、素子量分ｓ”を行い、し
かもフィールド領域に完全に絶縁膜を配置することにょ
プ基板表面を平坦化し、かつ素子特性を劣化させること
なく、微細素子の高密度集積化を可能とし九半導体装置
及びその製造方法を提供するものである。
発明の概要
本発明においてはます、反転防止のための不純物添加層
が全面形成された。または反転防止に十分な表面濃度を
もつ半導体基板全面に絶縁膜をつける。その後通常の写
真食刻工程によシフイールド領域だけに絶縁膜を残して
他をエツチング除去し、素子形成領域に凹部を形成する
。
が全面形成された。または反転防止に十分な表面濃度を
もつ半導体基板全面に絶縁膜をつける。その後通常の写
真食刻工程によシフイールド領域だけに絶縁膜を残して
他をエツチング除去し、素子形成領域に凹部を形成する
。
そして基板全面に凹部の段差よシ厚い半導体膜を堆積し
た後たとえばレーデ−等によるアニール処理を行って素
子形成領域の半導体膜を単結晶化する。そして基板全面
に表面が平坦になるように第一の膜例えばレジストを塗
布形成し、第一の膜と前記半導体膜の工、チング速度か
等しくなるエツチング法によ〕全面均一に工、チンダし
、素子形成領域に平坦に単結晶半導体膜が埋め込まれた
状態を形成する。その後との堀め込まれた単結晶半導体
膜に所望の素子を形成するものである。
た後たとえばレーデ−等によるアニール処理を行って素
子形成領域の半導体膜を単結晶化する。そして基板全面
に表面が平坦になるように第一の膜例えばレジストを塗
布形成し、第一の膜と前記半導体膜の工、チング速度か
等しくなるエツチング法によ〕全面均一に工、チンダし
、素子形成領域に平坦に単結晶半導体膜が埋め込まれた
状態を形成する。その後との堀め込まれた単結晶半導体
膜に所望の素子を形成するものである。
発明の効果
本発明によれは、従来の選択酸化と同様に一回の写真★
刻工程により、フィールド領域に反転防止層と、厚い絶
縁膜の形成を行える。しかも従来の選択酸化法のような
フィールド酸化族のくい込み（バードＷ−り）による素
子領域の寸法誤差がなくなル、これを０．１７１ｍ以下
に抑えることができ、かつ、高集積化が可能となる。
刻工程により、フィールド領域に反転防止層と、厚い絶
縁膜の形成を行える。しかも従来の選択酸化法のような
フィールド酸化族のくい込み（バードＷ−り）による素
子領域の寸法誤差がなくなル、これを０．１７１ｍ以下
に抑えることができ、かつ、高集積化が可能となる。
また本発明の方法によれば、単結晶半導体を絶縁膜で囲
まれた素子形成領域に完全に平坦に埋め込む事が可能に
な〕、フィールド領域周辺での段差は、０．１７１ｍ以
下に抑えることかできる。
まれた素子形成領域に完全に平坦に埋め込む事が可能に
な〕、フィールド領域周辺での段差は、０．１７１ｍ以
下に抑えることかできる。
そのため、段差部で金属配線が薄くなったシ、切断され
たルする現象がなくな夛、配線の信頼性が著しく向上し
、製品の歩留りが向上する。
たルする現象がなくな夛、配線の信頼性が著しく向上し
、製品の歩留りが向上する。
更にストレスのない状態でフィールド絶縁ｊ［を埋設す
ることかできるため、素子特性の信頼性が向上する。更
に埋め込み単結晶半導体の信頼性も向上する。即ち、ア
ニールして単結晶化してから°平坦化を行なうので、半
導体膜が単結晶化して体積が小さくなっても素子形成領
域とフィールド領域を平坦に保つことかできるという効
果もある。
ることかできるため、素子特性の信頼性が向上する。更
に埋め込み単結晶半導体の信頼性も向上する。即ち、ア
ニールして単結晶化してから°平坦化を行なうので、半
導体膜が単結晶化して体積が小さくなっても素子形成領
域とフィールド領域を平坦に保つことかできるという効
果もある。
以下この発ＢＡをＭＯＢ型半導体装置に適用した実施例
につき図面を参照して説明する。
につき図面を参照して説明する。
ｌ！１図に示すように面方位（１００）比抵抗５〜５０
Ｑｃｓ（Ｄ ｐ １１３１シリコン基板１０ｔ−用意
し全面に一口ンを拡散して１１＋層１１’ｆｆ形成する
。
Ｑｃｓ（Ｄ ｐ １１３１シリコン基板１０ｔ−用意
し全面に一口ンを拡散して１１＋層１１’ｆｆ形成する
。
その後全面にシリコン酸化膜Ｊ２を例えば７０００１程
度形成する。この酸化膜１２拡熱酸化法で形成してもＣ
ＶＤ法で形成してもかまわない。次に第２図に示すよう
にフィールド領域上の酸化膜１２を残して、素子領域上
の酸化膜をエツチング除去する。？−Ｏ時異方性のエツ
チング方法例えば反応性、イオンエ、チンダを用いて酸
化膜のサイドエツチングをなくシ、）々ターン変換差を
０にすることが望ましい。続いて第３図に示すように基
板全面に均一に多結晶シリコン１ｌｌｓをＣＶＤ、、法
で堆積する。次にたとえばレー？−アニールによって、
第４図に示すように下地の単結晶シリコンに接している
部分の多結晶シリコンを再結晶化して単結晶シリコン膜
１４に成長させる。この時少なくとも酸化膜に埋まっそ
いるシリコンは確実に単結晶化するようにレーザーのノ
譬ワーを調節する。次に第５図に示すように上記基板の
凹Ｓを埋め込み表面か平坦化するようにレジスト膜１５
を塗布する。
度形成する。この酸化膜１２拡熱酸化法で形成してもＣ
ＶＤ法で形成してもかまわない。次に第２図に示すよう
にフィールド領域上の酸化膜１２を残して、素子領域上
の酸化膜をエツチング除去する。？−Ｏ時異方性のエツ
チング方法例えば反応性、イオンエ、チンダを用いて酸
化膜のサイドエツチングをなくシ、）々ターン変換差を
０にすることが望ましい。続いて第３図に示すように基
板全面に均一に多結晶シリコン１ｌｌｓをＣＶＤ、、法
で堆積する。次にたとえばレー？−アニールによって、
第４図に示すように下地の単結晶シリコンに接している
部分の多結晶シリコンを再結晶化して単結晶シリコン膜
１４に成長させる。この時少なくとも酸化膜に埋まっそ
いるシリコンは確実に単結晶化するようにレーザーのノ
譬ワーを調節する。次に第５図に示すように上記基板の
凹Ｓを埋め込み表面か平坦化するようにレジスト膜１５
を塗布する。
その後反応性イオンエツチングによシレジスト膜１６と
シリコンの工、チング速度が等しくなるような工、チン
グ条件で均一に工、チンダし、＄６図のように酸化膜１
２の間に単結晶シリコン膜１４を埋め込む。こうして素
子形成領域に単結晶シリコンが完全蝉平坦な状態で埋め
込まれる。
シリコンの工、チング速度が等しくなるような工、チン
グ条件で均一に工、チンダし、＄６図のように酸化膜１
２の間に単結晶シリコン膜１４を埋め込む。こうして素
子形成領域に単結晶シリコンが完全蝉平坦な状態で埋め
込まれる。
なお、上記方法にシいてレジスト膜１５のかわりにシリ
コン！化膜ｔｆ５ズマＣＶＤ法などによシ均一に堆積し
、ＣＦ４とＨ２ガスを用いた反応性イオンエツチングに
よシ表面を一部エッチングする事によシリコン酸化膜の
表面を平坦化しその後シリコン窒化膜とシリコンの工。
コン！化膜ｔｆ５ズマＣＶＤ法などによシ均一に堆積し
、ＣＦ４とＨ２ガスを用いた反応性イオンエツチングに
よシ表面を一部エッチングする事によシリコン酸化膜の
表面を平坦化しその後シリコン窒化膜とシリコンの工。
チング速度か等しくなるようなエツチング条件で均一に
工、チング〔て上記と同様に単結晶シリコンを埋め込む
事もできる。
工、チング〔て上記と同様に単結晶シリコンを埋め込む
事もできる。
この後は良く知られた方法に従い、第７図に示すように
、ダート酸化膜１６を介して多結晶シリコン膜からなる
ｒ−）電極１１を形成し、ｍ塁不純物として例えばヒ素
をドーグして、１Ｆ＋臘のソース領域１８、ドレイン領
域１９を形成し、全面にＣＶＤ法によｐ、酸化シリコン
展２０を堆積し、コンタクトホールを開けて取出し電極
Ｊ Ｊ ｔ Ｊ ｊを配設して完成する。
、ダート酸化膜１６を介して多結晶シリコン膜からなる
ｒ−）電極１１を形成し、ｍ塁不純物として例えばヒ素
をドーグして、１Ｆ＋臘のソース領域１８、ドレイン領
域１９を形成し、全面にＣＶＤ法によｐ、酸化シリコン
展２０を堆積し、コンタクトホールを開けて取出し電極
Ｊ Ｊ ｔ Ｊ ｊを配設して完成する。
この実施例によれは１．従来の選択酸化、法と同様に一
回の写真食刻工程によシ、フィールド領域に厚い絶縁膜
と反転防止層を形成する事ができる。しかも選択酸化法
による場合の前述した問題点も解決される。
回の写真食刻工程によシ、フィールド領域に厚い絶縁膜
と反転防止層を形成する事ができる。しかも選択酸化法
による場合の前述した問題点も解決される。
即ちまず第１に、本実施例のようにサイドエ、チンダの
ない異方性工、チングを用いれは素子形成領域の寸法誤
・差をα１声ｍ以下に抑える事ができるようになった。
ない異方性工、チングを用いれは素子形成領域の寸法誤
・差をα１声ｍ以下に抑える事ができるようになった。
そのため、 ＬＯμｍＩｉ度のバード閥−りが発生する
従来の選択酸化法に比べて著しく、高集積化が可能とな
り九。
従来の選択酸化法に比べて著しく、高集積化が可能とな
り九。
＠２に、本笑施例にシいては、絶縁膜を完全に平坦にフ
ィールド領域に埋め込む事が可能になシ、フィールド領
域周辺での段差は、α１μｍ以下に抑える事ができる。
ィールド領域に埋め込む事が可能になシ、フィールド領
域周辺での段差は、α１μｍ以下に抑える事ができる。
そのため、段差部で金属配線が薄くなっｆｔ、ｊり、切
断されたりする現象かなくな）、配線の信頼性が著しく
向上し。
断されたりする現象かなくな）、配線の信頼性が著しく
向上し。
製品の歩留シが向上し友。第３に本冥施例においては高
温での選択酸化と異な〕、ストレスのない状態でフィー
ルド絶縁膜を配置できる。この次め従来選択酸化法にお
いて発生する結晶欠陥などの問題を大幅に軽減できるよ
うにな多素子特性の９１１ｇ４性か著し、く向上した。
温での選択酸化と異な〕、ストレスのない状態でフィー
ルド絶縁膜を配置できる。この次め従来選択酸化法にお
いて発生する結晶欠陥などの問題を大幅に軽減できるよ
うにな多素子特性の９１１ｇ４性か著し、く向上した。
なおこの見明けＭＯ８型半導体装置に限らずバイポーラ
型半導体装置での素子間分離にも適用できる事は勿論で
ある。また多結晶シリコンの単結晶化のためのテニール
処理は、レーザの他、電子ピ、−ム照射によ１Ｙ＝−ル
や熱アニールを用いることができる。更に反転電圧を高
めるために基板全面に不純物拡散管行う代ＵＫ。
型半導体装置での素子間分離にも適用できる事は勿論で
ある。また多結晶シリコンの単結晶化のためのテニール
処理は、レーザの他、電子ピ、−ム照射によ１Ｙ＝−ル
や熱アニールを用いることができる。更に反転電圧を高
めるために基板全面に不純物拡散管行う代ＵＫ。
表面不純物濃度か１０ ”／ ｅｘａ ”以上め基板全
使用してもよい。
使用してもよい。
第、゛０図〜第７図は本発明の一実施例の製造工程を宗
−す図である。 １０・・・ｐｍシリコン基板、１１・・・ｐ土層、ＪＪ
・・・シリコン酸化膜、１３・・・多結晶シリコン展。 １４・・・単結晶シリコン膜、１５・・・レジスト膜（
Ｎ−の膜）。 出願人代理人 弁理士 鈴 江 武 彦１１：・
−す図である。 １０・・・ｐｍシリコン基板、１１・・・ｐ土層、ＪＪ
・・・シリコン酸化膜、１３・・・多結晶シリコン展。 １４・・・単結晶シリコン膜、１５・・・レジスト膜（
Ｎ−の膜）。 出願人代理人 弁理士 鈴 江 武 彦１１：・
Claims (5)
- （１） 半導体基板表面に急峻な段差をもって形成さ
れたフィールド絶縁膜で囲まれた領域に単結晶化し九半
導体膜が平坦に埋込まれ、この半導体膜に所望の素子を
形成してなることｔ−特徴とする半導体装置。 - （２）半導体基板の表面全面を絶縁膜で覆う工程と、写
真食刻工程により素子形成領域の前記絶縁膜をエツチン
グ除去して素子形成領域に凹部を形成する工程と、基板
全面に前記凹部の段差よシ厚い半導体膜を堆積する工程
と、アニール処理によシ前記凹部に埋め込まれた半導体
膜を単結晶化する工程と、その上に表面が平坦化になる
ように第一の膜を形成する工程と、この第一の膜と前記
半導体膜の工、チング速度か等しくなるようなエツチン
グ条件で全面均一に工、チンダして素子形成領域に単結
晶半導体膜を埋め込む工程と、この埋め込まれ九単結晶
半導体膜部分に所望の素子を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - （３） Ｉ！−の膜としてレジストを塗布してその表
面を平坦化する事ｔ−特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。 - （４）第一の膜としてシリコン窒化ｌｌＩをＣＶＤ法に
より堆積し、これをＣＦ４とＨ２ｔｘｔ−用いえ反応性
イオンエツチングでエツチングする事によ）その表′＃
Ｊｔ−平坦イヒする事を特徴とする特許請求の範囲第２
項記載の半導体装置の製造方法。 - （５） フィールド領域での反転電圧を高めるために
半導体基板表面全面にあらかじめ不純物を拡散しておく
かまたは不純物の表面濃度が１０”／３”以上の半導体
基板を使用することを特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224281A JPS5893344A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224281A JPS5893344A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893344A true JPS5893344A (ja) | 1983-06-03 |
Family
ID=16288017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19224281A Pending JPS5893344A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0352471A2 (en) * | 1988-07-27 | 1990-01-31 | Texas Instruments Incorporated | Method of planarising semiconductor devices |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02309648A (ja) * | 1989-05-24 | 1990-12-25 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1981
- 1981-11-30 JP JP19224281A patent/JPS5893344A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0352471A2 (en) * | 1988-07-27 | 1990-01-31 | Texas Instruments Incorporated | Method of planarising semiconductor devices |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02309648A (ja) * | 1989-05-24 | 1990-12-25 | Seiko Instr Inc | 半導体装置の製造方法 |
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