JPH06296016A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06296016A JPH06296016A JP5082196A JP8219693A JPH06296016A JP H06296016 A JPH06296016 A JP H06296016A JP 5082196 A JP5082196 A JP 5082196A JP 8219693 A JP8219693 A JP 8219693A JP H06296016 A JPH06296016 A JP H06296016A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- boron
- oxide film
- semiconductor device
- Prior art date
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- Pending
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Abstract
(57)【要約】
【構成】多結晶シリコン層をゲート電極に有する半導体
装置において、結晶構造の異なる二層以上の多結晶シリ
コン層を有するゲート電極構造とする。シリコン基板１
上のシリコン酸化膜２を形成後、第一多結晶シリコン層
３をＣＶＤ法により堆積する。しきい値電圧調整用のイ
オン注入等の工程後、多結晶シリコン層３と異なった結
晶構造を有する第二多結晶シリコン層４をＣＶＤ法によ
り堆積する。多結晶シリコン層を、エッチングし、ボロ
ンをイオン注入し、Ｐ型拡散層５を形成する。第一多結
晶シリコン層は形成時にアモルハスシリコンとして成長
し、その後の熱処理で粒径の非常に小さい多結晶とな
り、第二多結晶シリコン層は形成時にすでに多結晶状態
で、その後の熱処理で結晶粒径が比較的大きくなる。 【効果】チャネリングによるボロンの突き抜けを防止で
きる。ゲート酸化膜の信頼性が向上し、しきい値電圧の
変動等を防止できる。
装置において、結晶構造の異なる二層以上の多結晶シリ
コン層を有するゲート電極構造とする。シリコン基板１
上のシリコン酸化膜２を形成後、第一多結晶シリコン層
３をＣＶＤ法により堆積する。しきい値電圧調整用のイ
オン注入等の工程後、多結晶シリコン層３と異なった結
晶構造を有する第二多結晶シリコン層４をＣＶＤ法によ
り堆積する。多結晶シリコン層を、エッチングし、ボロ
ンをイオン注入し、Ｐ型拡散層５を形成する。第一多結
晶シリコン層は形成時にアモルハスシリコンとして成長
し、その後の熱処理で粒径の非常に小さい多結晶とな
り、第二多結晶シリコン層は形成時にすでに多結晶状態
で、その後の熱処理で結晶粒径が比較的大きくなる。 【効果】チャネリングによるボロンの突き抜けを防止で
きる。ゲート酸化膜の信頼性が向上し、しきい値電圧の
変動等を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のゲート構
造に関する。
造に関する。
【０００２】
【従来の技術】図２は、従来の半導体装置のゲート電極
構造を示す模式説明図である。
構造を示す模式説明図である。
【０００３】シリコン基板１を、熱酸化し、シリコン酸
化膜２を形成する。その後、多結晶シリコン層３を，Ｃ
ＶＤ法により４０００Å堆積する。そして、上記多結晶
シリコン層を、所望のパターンにエッチングし、Ｐ型不
純物をイオン注入法によって導入し、Ｐ型拡散層４を形
成する。このように、従来の多結晶シリコンゲートプロ
セスは単層のゲート電極構造を有していた。
化膜２を形成する。その後、多結晶シリコン層３を，Ｃ
ＶＤ法により４０００Å堆積する。そして、上記多結晶
シリコン層を、所望のパターンにエッチングし、Ｐ型不
純物をイオン注入法によって導入し、Ｐ型拡散層４を形
成する。このように、従来の多結晶シリコンゲートプロ
セスは単層のゲート電極構造を有していた。
【０００４】
【発明が解決しようとする課題】従来の製造方法で製造
された半導体装置のゲート構造においては、上記ゲート
におけるボロンの突き抜けが起こり、ゲート酸化膜の信
頼性の低下や、しきい値電圧の変動等が問題となってい
た。
された半導体装置のゲート構造においては、上記ゲート
におけるボロンの突き抜けが起こり、ゲート酸化膜の信
頼性の低下や、しきい値電圧の変動等が問題となってい
た。
【０００５】そこで本発明は、上述したような問題点を
解決するためになされたもので、少なくとも異なった二
種類以上の結晶構造をもつ多結晶シリコンを用いること
により、チャネリングによるボロンの突き抜けを防止す
ることを目的としたものである。
解決するためになされたもので、少なくとも異なった二
種類以上の結晶構造をもつ多結晶シリコンを用いること
により、チャネリングによるボロンの突き抜けを防止す
ることを目的としたものである。
【０００６】
【課題を解決するための手段】本発明に係わる半導体装
置は、半導体装置のゲート電極構造において、少なくと
も二層以上の多結晶シリコン層を有することを特徴とす
る半導体装置である。
置は、半導体装置のゲート電極構造において、少なくと
も二層以上の多結晶シリコン層を有することを特徴とす
る半導体装置である。
【０００７】
【実施例】図１は、この発明の一実施例として、二種類
の異なる形成方法により形成した多結晶シリコンをゲー
ト電極に要する半導体装置のゲート電極構造を示す模式
説明図である。
の異なる形成方法により形成した多結晶シリコンをゲー
ト電極に要する半導体装置のゲート電極構造を示す模式
説明図である。
【０００８】シリコン基板１を、熱酸化し、シリコン酸
化膜２を形成する。そして、形成温度５５０℃、形成圧
力６０Ｐａ、形成時間２７秒にて第一多結晶シリコン層
３をＣＶＤ法により５００Å堆積させる。
化膜２を形成する。そして、形成温度５５０℃、形成圧
力６０Ｐａ、形成時間２７秒にて第一多結晶シリコン層
３をＣＶＤ法により５００Å堆積させる。
【０００９】次ぎに、しきい値電圧を調整するため、必
要な所にイオン注入法により不純物を導入する。
要な所にイオン注入法により不純物を導入する。
【００１０】その後、イオン注入のために塗布したレジ
ストを硫酸により剥離し、フッ酸洗浄を行う。
ストを硫酸により剥離し、フッ酸洗浄を行う。
【００１１】そこで今度は、上記多結晶シリコン層と異
なった結晶構造を有する第二多結晶シリコン層４を形成
温度６２５℃、形成圧力７３Ｐａ、形成時間９３秒にて
ＣＶＤ法により４０００Å堆積させる。その後、上記多
結晶シリコン層を、所望のパターンにエッチングし、ボ
ロンをイオン注入法によって導入し、Ｐ型拡散層５を形
成する。第一多結晶シリコン層は形成時にアモルハスシ
リコンとして成長し、その後の熱処理で粒径の非常に小
さい多結晶となる。それに比べて、第二多結晶シリコン
層は形成時にすでに多結晶状態で、その後の熱処理で結
晶粒径が比較的大きくなる。
なった結晶構造を有する第二多結晶シリコン層４を形成
温度６２５℃、形成圧力７３Ｐａ、形成時間９３秒にて
ＣＶＤ法により４０００Å堆積させる。その後、上記多
結晶シリコン層を、所望のパターンにエッチングし、ボ
ロンをイオン注入法によって導入し、Ｐ型拡散層５を形
成する。第一多結晶シリコン層は形成時にアモルハスシ
リコンとして成長し、その後の熱処理で粒径の非常に小
さい多結晶となる。それに比べて、第二多結晶シリコン
層は形成時にすでに多結晶状態で、その後の熱処理で結
晶粒径が比較的大きくなる。
【００１２】本実施例においては、第一多結晶シリコン
層と、第二多結晶シリコン層の形成温度、形成圧力、形
成時間の違いによって、それぞれ結晶構造の異なった多
結晶シリコン層を形成しているが、他のＣＶＤ条件を変
える事によっても多結晶シリコン層の結晶構造を変える
ことができる。
層と、第二多結晶シリコン層の形成温度、形成圧力、形
成時間の違いによって、それぞれ結晶構造の異なった多
結晶シリコン層を形成しているが、他のＣＶＤ条件を変
える事によっても多結晶シリコン層の結晶構造を変える
ことができる。
【００１３】これら複数の結晶構造の異なった多結晶シ
リコンをゲート電極に用いることにより、Ｐ型不純物の
イオン注入時でのチャネリングによるボロンの突き抜け
を防止することが可能である。
リコンをゲート電極に用いることにより、Ｐ型不純物の
イオン注入時でのチャネリングによるボロンの突き抜け
を防止することが可能である。
【００１４】また、この実施例において５５０℃で形成
された第一多結晶シリコン層の膜厚及び、６２５℃で形
成された第二多結晶シリコン層の膜厚をそれぞれ変えて
も上述した効果を得ることが出来る。
された第一多結晶シリコン層の膜厚及び、６２５℃で形
成された第二多結晶シリコン層の膜厚をそれぞれ変えて
も上述した効果を得ることが出来る。
【００１５】
【発明の効果】本発明は、以上説明した通り、半導体装
置のゲート構造に関して、少なくとも二種類以上の異な
った結晶構造を有することにより、結晶構造のずれ及び
結晶粒径の違いによってチャネリングによるボロンの突
き抜けによるゲート酸化膜の信頼性の低下や、しきい値
電圧の変動等を防止することが可能である。
置のゲート構造に関して、少なくとも二種類以上の異な
った結晶構造を有することにより、結晶構造のずれ及び
結晶粒径の違いによってチャネリングによるボロンの突
き抜けによるゲート酸化膜の信頼性の低下や、しきい値
電圧の変動等を防止することが可能である。
【図１】本発明の一実施例を示す半導体装置のゲート電
極構造の模式説明図である。
極構造の模式説明図である。
【図２】従来の半導体装置のゲート電極構造を示す模式
説明図である。
説明図である。
１ シリコン基板 ２ シリコン酸化膜 ３ 第一多結晶シリコン層 ４ 第二多結晶シリコン層 ５ Ｐ型拡散層
Claims (1)
- 【請求項１】半導体装置のゲート電極構造において、異
なる形成方法にて形成した少なくとも二層以上の多結晶
シリコン層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082196A JPH06296016A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082196A JPH06296016A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296016A true JPH06296016A (ja) | 1994-10-21 |
Family
ID=13767678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5082196A Pending JPH06296016A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
| KR20030002205A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 게이트 산화막 특성 향상 방법 |
| WO2006068027A1 (ja) * | 2004-12-20 | 2006-06-29 | Fujitsu Limited | 半導体装置およびその製造方法 |
-
1993
- 1993-04-08 JP JP5082196A patent/JPH06296016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
| KR20030002205A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 게이트 산화막 특성 향상 방법 |
| WO2006068027A1 (ja) * | 2004-12-20 | 2006-06-29 | Fujitsu Limited | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040216 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040225 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040423 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040616 |