JPH01184957A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH01184957A JPH01184957A JP992188A JP992188A JPH01184957A JP H01184957 A JPH01184957 A JP H01184957A JP 992188 A JP992188 A JP 992188A JP 992188 A JP992188 A JP 992188A JP H01184957 A JPH01184957 A JP H01184957A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
チャネルの両側に互いに対向するゲートが設けられた構
造のＭＯＳ ｌ−ランジスタの製造方法に関し。
造のＭＯＳ ｌ−ランジスタの製造方法に関し。
前記構造のＭＯＳ Ｉ−ランジスタを安定に形成可能
とすることを目的とし。
とすることを目的とし。
基板上に、該基板をエツチング除去するに際して除去さ
れない材料から成る半導体層をエピタキシャル成長させ
、該半導体層上における所定領域にゲート絶縁層とゲー
ト電極を順次形成し、ゲート電極が形成された半導体層
上の全体に、該基板との界面が絶縁性であり、かつ、そ
の裏面が該基板をエツチングにより除去する際に除去さ
れない性質を有している支持層を形成し、該支持層が形
成された該基板をエツチングによって除去することによ
り半導体層を表出させ１表出された半導体層上における
前記ゲート電極に対応する領域に第２のゲート絶縁層と
ゲート電極を順次形成する諸工程を含むことから構成さ
れる。
れない材料から成る半導体層をエピタキシャル成長させ
、該半導体層上における所定領域にゲート絶縁層とゲー
ト電極を順次形成し、ゲート電極が形成された半導体層
上の全体に、該基板との界面が絶縁性であり、かつ、そ
の裏面が該基板をエツチングにより除去する際に除去さ
れない性質を有している支持層を形成し、該支持層が形
成された該基板をエツチングによって除去することによ
り半導体層を表出させ１表出された半導体層上における
前記ゲート電極に対応する領域に第２のゲート絶縁層と
ゲート電極を順次形成する諸工程を含むことから構成さ
れる。
本発明はＭＯＳ ｌ−ランジスタに係り、とくに、チ
ャネルの両側に互いに対向するゲートが設けられた構造
を有するＭＯＳ ｌ−ランジスタの製造方法に関する
。
ャネルの両側に互いに対向するゲートが設けられた構造
を有するＭＯＳ ｌ−ランジスタの製造方法に関する
。
半逗体集積回路の高密度化および高性能化にともなって
、集積回路を構成するＭＯＳ ｌ−ランジスタの短チ
ヤネル化が進められている。短チヤネル化にともなって
生じるホットエレクトロンの問題。
、集積回路を構成するＭＯＳ ｌ−ランジスタの短チ
ヤネル化が進められている。短チヤネル化にともなって
生じるホットエレクトロンの問題。
ドレイン領域エツジでのブレークダウン等を解決するた
めに、 ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造、あるいはＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ）構造が提案されている。これら
の構造を用いて、チャネル長を０．５μｍまで短縮する
ことが可能である。
めに、 ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造、あるいはＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ）構造が提案されている。これら
の構造を用いて、チャネル長を０．５μｍまで短縮する
ことが可能である。
しかしながら１上記ＬＤＤ構造あるいはＤＤＤ構造のト
ランジスタを含む現在実用化されているＭＯＳトランジ
スタは、チャネル層の片側だけにゲートが設けられてい
るために、ソース−ドレイン間の電流をゲートで制御で
きるチャネル長の最低限界は０．１μｍ程度であり、こ
れ以下のチャネル長ではトランジスタ動作が得られない
とされている。
ランジスタを含む現在実用化されているＭＯＳトランジ
スタは、チャネル層の片側だけにゲートが設けられてい
るために、ソース−ドレイン間の電流をゲートで制御で
きるチャネル長の最低限界は０．１μｍ程度であり、こ
れ以下のチャネル長ではトランジスタ動作が得られない
とされている。
この限界を打破するものとして、第２図に示すＭＯＳ構
造が提案されている。（例えば、 ５ｏｌｉｄ−５ｔａ
ｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２７．８／９（１９８
５）、ｐｐ、８２７−８２８．月刊Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｗｏｒｌｄ、１９８６．５．ｐｐ、４４−４
９参照）この構造のトランジスタはＸＭＯＳとも呼ばれ
ており、チャネル１の両側に互いに対向するゲート電極
２および３が設けられている。この構造によって、チャ
ネル長、すなわちソース４とドレイン５間の距離、を０
．０２５μｍまで短縮しても、ゲートによる電流制御が
可能であることが理論的に示されている。なお、第２図
において符号６は上記構造のＭＯＳ ｌ−ランジスタ
が形成される半導体基板を示す。
造が提案されている。（例えば、 ５ｏｌｉｄ−５ｔａ
ｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２７．８／９（１９８
５）、ｐｐ、８２７−８２８．月刊Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｗｏｒｌｄ、１９８６．５．ｐｐ、４４−４
９参照）この構造のトランジスタはＸＭＯＳとも呼ばれ
ており、チャネル１の両側に互いに対向するゲート電極
２および３が設けられている。この構造によって、チャ
ネル長、すなわちソース４とドレイン５間の距離、を０
．０２５μｍまで短縮しても、ゲートによる電流制御が
可能であることが理論的に示されている。なお、第２図
において符号６は上記構造のＭＯＳ ｌ−ランジスタ
が形成される半導体基板を示す。
しかしながら、上記ＸＭＯＳ構造を安定して形成できる
プロセスがなく、とくに、ゲート絶縁膜上にチャネル領
域を構成するた・めの良好な結晶性を有する半４体層の
形成が困難であった。
プロセスがなく、とくに、ゲート絶縁膜上にチャネル領
域を構成するた・めの良好な結晶性を有する半４体層の
形成が困難であった。
本発明は上記ＸＭＯＳ構造のトランジスタを安定して製
造可能とする方法を提供することを目的とする。
造可能とする方法を提供することを目的とする。
上記目的は、基板上に、該基板をエツチング除去するに
際して除去されない材料から成る半導体層をエピタキシ
ャル成長させる工程と、該半導体層上における所定領域
に第１のゲート絶縁層と第１のゲート電極を順次形成す
る工程と、該ゲート電極が形成された該半導体層上の全
体に、該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエツチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、該支持層が
形成された該基板をエツチングによって除去することに
より該半導体層を表出させる工程と。
際して除去されない材料から成る半導体層をエピタキシ
ャル成長させる工程と、該半導体層上における所定領域
に第１のゲート絶縁層と第１のゲート電極を順次形成す
る工程と、該ゲート電極が形成された該半導体層上の全
体に、該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエツチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、該支持層が
形成された該基板をエツチングによって除去することに
より該半導体層を表出させる工程と。
該表出された半導体層上における該ゲート電極に対応す
る領域に第２のゲート絶縁層と第２のゲート電極を形成
する工程該ゲート電極をマスクとして不純物を注入して
ソース／ドレイン領域を形成 。
る領域に第２のゲート絶縁層と第２のゲート電極を形成
する工程該ゲート電極をマスクとして不純物を注入して
ソース／ドレイン領域を形成 。
する工程と、該半導体層の所定領域に不純物を注入して
ソース／ドレイン領域を形成する工程を含むことを特徴
とする１本発明に係るＭＯＳ ｌ−ランジスタ製造方
法により達成される。
ソース／ドレイン領域を形成する工程を含むことを特徴
とする１本発明に係るＭＯＳ ｌ−ランジスタ製造方
法により達成される。
〔作 用〕
本発明によるＭＯＳトランジスタにおいては。
（１１ソース／ドレインが形成されいてる半導体層に影
響を与えることなく基板をエツチング除去することがで
きるので、前記ＸＭＯＳ構造を安定して形成できる （２）チャネル領域を構成するエピタキシャル層はゲー
ト電極等より先に形成されており、ゲート酸化膜上のシ
リコン層をレーザービーム照射により再結晶化する従来
の技術によって形成されるエピタキシャル層に比べ、よ
り良好な結晶性を有するために、すぐれた特性のＭＯＳ
トランジスタが得られる （３）半導体層は絶縁性表面を有する支持層によって支
持されているので、 ５ＯＴ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎ５ｕｌａ−ｔｏｒ）構造のＭＯＳ トランジスタ
を製造できる（４）半４体層としてＳｉＣ薄膜を用いる
ことにより。
響を与えることなく基板をエツチング除去することがで
きるので、前記ＸＭＯＳ構造を安定して形成できる （２）チャネル領域を構成するエピタキシャル層はゲー
ト電極等より先に形成されており、ゲート酸化膜上のシ
リコン層をレーザービーム照射により再結晶化する従来
の技術によって形成されるエピタキシャル層に比べ、よ
り良好な結晶性を有するために、すぐれた特性のＭＯＳ
トランジスタが得られる （３）半導体層は絶縁性表面を有する支持層によって支
持されているので、 ５ＯＴ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎ５ｕｌａ−ｔｏｒ）構造のＭＯＳ トランジスタ
を製造できる（４）半４体層としてＳｉＣ薄膜を用いる
ことにより。
高耐圧の前記ＸＭＯ３構造のトランジスタを製造できる
（５）本発明においては、半導体層表面に第１のゲート
電極による段差が住じないので、ゲート電極およびその
他の配線層は平坦な表面上に形成でき。
電極による段差が住じないので、ゲート電極およびその
他の配線層は平坦な表面上に形成でき。
段差による断線等の障害の発生が低減できる。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の実施例の工程における要部断面図であ
る。
る。
同図（ａ）を参照して１例えばシリコンウェハ基板ＩＯ
上にＳｉＣ（炭化珪素）から成る厚さ約２０００人の半
導体層１２をエピタキシャル成長させる。シリコンウェ
ハ上へのＳｉＣ薄膜のエピタキシャル成長には９本出願
人からの出願（特開昭６２−１５５５１２．昭和６２年
０７月ｌＯ日付、特開昭６２−１６３３７０．昭和６２
年０７月２０日付、特願昭６１−１６７８２３．昭和６
１年年子７月１日付）に開示されている方法を用いれば
よい。要約すれば、原料ガスとして９例えば５ｉＨＣ１
ｚ （トリクロルシラン）と（、＋１ｌｏ（プロパン）
を用い、減圧ＣＶＤ （化学気相堆積）法により上記原
料ガスを１０００″Ｃ程度の温度で反応させることによ
ってエピタキシャル成長ＳｉＣ（Ｅｐｉ−５ｉＣ） ’
ｉｌ膜が生成サレル。
上にＳｉＣ（炭化珪素）から成る厚さ約２０００人の半
導体層１２をエピタキシャル成長させる。シリコンウェ
ハ上へのＳｉＣ薄膜のエピタキシャル成長には９本出願
人からの出願（特開昭６２−１５５５１２．昭和６２年
０７月ｌＯ日付、特開昭６２−１６３３７０．昭和６２
年０７月２０日付、特願昭６１−１６７８２３．昭和６
１年年子７月１日付）に開示されている方法を用いれば
よい。要約すれば、原料ガスとして９例えば５ｉＨＣ１
ｚ （トリクロルシラン）と（、＋１ｌｏ（プロパン）
を用い、減圧ＣＶＤ （化学気相堆積）法により上記原
料ガスを１０００″Ｃ程度の温度で反応させることによ
ってエピタキシャル成長ＳｉＣ（Ｅｐｉ−５ｉＣ） ’
ｉｌ膜が生成サレル。
上記Ｅρ１−３ｉＣ半導体層１２の所定領域に、第１図
（ｂ）に示すように、第１のゲート絶縁層１４と第１の
ゲート電極１６を順次形成する。これらの形成は次の通
りである。
（ｂ）に示すように、第１のゲート絶縁層１４と第１の
ゲート電極１６を順次形成する。これらの形成は次の通
りである。
まず、半４体層１２を水蒸気雰囲気中で約１０００°Ｃ
に加熱して酸化することにより、その表面に５ｉｎ２膜
を生成する。この厚さ約３００人の５ｉＯＪＯ上に。
に加熱して酸化することにより、その表面に５ｉｎ２膜
を生成する。この厚さ約３００人の５ｉＯＪＯ上に。
ＣＶＤ法等を用いる公知の多結晶シリコン（Ｐｏｌｙ−
Ｓｉ）生成技術により、厚さ約３０００人のＰｏ１ｙ−
３ｉ層を堆積する。このＰｏ１ｙ−５ｉ ［５を公知の
Ｓｔエツチング技術を用いて選択的に除去しゲート電極
１６を形成する。なお、第１図（ｂ）においては、ゲー
ト電極１６直下のゲート絶縁層１４のみが残されている
が。
Ｓｉ）生成技術により、厚さ約３０００人のＰｏ１ｙ−
３ｉ層を堆積する。このＰｏ１ｙ−５ｉ ［５を公知の
Ｓｔエツチング技術を用いて選択的に除去しゲート電極
１６を形成する。なお、第１図（ｂ）においては、ゲー
ト電極１６直下のゲート絶縁層１４のみが残されている
が。
上記のようにして形成された５ｉｎ２膜を、半導体層１
２上の全面に残しておいても差支えない。
２上の全面に残しておいても差支えない。
上記の後、第１図（Ｃ）に示すように、ゲート電極１６
が含まれる領域に対応する開口を有するレジスト層７を
形成し、このレジスト層７とゲート電極１６をマスクと
して、露出部の半導体層１２に１例えばＦｐ （ｐ）あ
るいは砒素（Ａｓ）等の不純物をイオン注入することに
より、ソース領域１８およびドレイン領域２０を形成す
る。この場合、ソース領域１８およびドレイン領域２０
の深さを、半導体層１２の厚さに等しくなるように注入
する。なお、上記のように。
が含まれる領域に対応する開口を有するレジスト層７を
形成し、このレジスト層７とゲート電極１６をマスクと
して、露出部の半導体層１２に１例えばＦｐ （ｐ）あ
るいは砒素（Ａｓ）等の不純物をイオン注入することに
より、ソース領域１８およびドレイン領域２０を形成す
る。この場合、ソース領域１８およびドレイン領域２０
の深さを、半導体層１２の厚さに等しくなるように注入
する。なお、上記のように。
半導体層１２上の全面にＳｔｏｗ膜が残されている場合
には、これを通してイオン注入が行われる。
には、これを通してイオン注入が行われる。
レジスト層７を除去したのち、第１図（ｄ）に示すよう
に、基板ＩＯ上に厚さ数１００μｍの支持層２２を形成
する。支持層２２としては、公知の５ｉＯｚＣＶＤ法に
より生成されたＳｉｎ、層でもよい。同図においては、
支持層２２は、厚さ３０００人程度０．例えば５ｉｆｔ
絶縁層２２−１と、厚さ約６００ ｐｍのＰｏ１ｙ−Ｓ
ｉ層２２−２と＋Ｊ’７−さ約５０００人の５ｉＪ４層
２２−３とから成る禎層構造の例が示されている。
に、基板ＩＯ上に厚さ数１００μｍの支持層２２を形成
する。支持層２２としては、公知の５ｉＯｚＣＶＤ法に
より生成されたＳｉｎ、層でもよい。同図においては、
支持層２２は、厚さ３０００人程度０．例えば５ｉｆｔ
絶縁層２２−１と、厚さ約６００ ｐｍのＰｏ１ｙ−Ｓ
ｉ層２２−２と＋Ｊ’７−さ約５０００人の５ｉＪ４層
２２−３とから成る禎層構造の例が示されている。
５ｉ０２絶縁層２２−１は半導体層１２をＰｏ１ｙ−５
ｉ層２２−２と電気的に分離するために設けられている
。また。
ｉ層２２−２と電気的に分離するために設けられている
。また。
Ｓｉ３Ｎ４層２２−３は、のちにシリコンウェハから成
る基板■０をエツチング除去する際に、 Ｐｏ１ｙ−Ｓ
ｉ層２２−２をエツチング液から保護する目的で設けら
れている。したがって、前記のように５ｉＯｚから成る
支持層２２を用いる場合には、 ５ｉＯｚ絶縁層２２−
１および５５ｓＮ４層２２−３は不要である。
る基板■０をエツチング除去する際に、 Ｐｏ１ｙ−Ｓ
ｉ層２２−２をエツチング液から保護する目的で設けら
れている。したがって、前記のように５ｉＯｚから成る
支持層２２を用いる場合には、 ５ｉＯｚ絶縁層２２−
１および５５ｓＮ４層２２−３は不要である。
支持層２２を形成する別の手段として、 ｎｐｓｃ ＜
硼燐珪酸ガラス）から成る厚さ５００〆！ｍ程度のガラ
ス仮を用い、これを第１図（Ｃ）までの工程を経た基板
１０と重ね合わせたのち、熱処理することによって基板
１０と接合する方法を用いることも可能である。
硼燐珪酸ガラス）から成る厚さ５００〆！ｍ程度のガラ
ス仮を用い、これを第１図（Ｃ）までの工程を経た基板
１０と重ね合わせたのち、熱処理することによって基板
１０と接合する方法を用いることも可能である。
第１図（ｄｌの構成、上記ＳｉＯ□支持層およびＢＰＳ
Ｇ板を用いるいずれの方法を用いても、半導体層１２は
ＳＯｔ構造を有している。
Ｇ板を用いるいずれの方法を用いても、半導体層１２は
ＳＯｔ構造を有している。
上記ののち、シリコンウェハから成る基板１０を除去す
る。その結果を第１図（ａ）に示す。このようにして、
支持層２２に支持されたＥｐｉ−５ｉＣ半導体層１２が
表出される。同図は、第１図（ｄ）とは上下が逆転した
状態が示されている。基板１０の除去は、前記シリコン
ウェハを１例えば機械的研磨によって２００μｍ程度の
厚さまで除去したのち、残った部分を、弗酸と硝酸の混
合液から成る公知のエツチング液を用いて除去する。こ
のエツチングにおいて、 Ｓｉ３Ｎ４層２２−３はＰ
ｏ１ｙ−Ｓｔ層２２−２を前記エツチング液から保護す
る。
る。その結果を第１図（ａ）に示す。このようにして、
支持層２２に支持されたＥｐｉ−５ｉＣ半導体層１２が
表出される。同図は、第１図（ｄ）とは上下が逆転した
状態が示されている。基板１０の除去は、前記シリコン
ウェハを１例えば機械的研磨によって２００μｍ程度の
厚さまで除去したのち、残った部分を、弗酸と硝酸の混
合液から成る公知のエツチング液を用いて除去する。こ
のエツチングにおいて、 Ｓｉ３Ｎ４層２２−３はＰ
ｏ１ｙ−Ｓｔ層２２−２を前記エツチング液から保護す
る。
上記のようにして表出されたＥｐｉ−ＳｉＣ半専体層１
２上に、公知のＳｉＯ□ＣＶＤ技術を用いて、第１図＜
ｒ）に示すように１厚さ３０００人程度０層間絶縁層２
４を形成したのち、公知のりソゲラフ技術を用いて。
２上に、公知のＳｉＯ□ＣＶＤ技術を用いて、第１図＜
ｒ）に示すように１厚さ３０００人程度０層間絶縁層２
４を形成したのち、公知のりソゲラフ技術を用いて。
前記ゲート電極１Ｇに対向する領域における層間絶縁層
２４を選択的に除去する。そして、水蒸気雰囲気１４月
０００°Ｃで熱処理することにより１層間絶縁層２４を
除去した部分に露出しているＥｐｉ−５ｉＣ半導体層１
２上に、厚さ約３００ 人のＳｉＯ□膜から成る第２の
ゲート絶縁層２６を形成する。
２４を選択的に除去する。そして、水蒸気雰囲気１４月
０００°Ｃで熱処理することにより１層間絶縁層２４を
除去した部分に露出しているＥｐｉ−５ｉＣ半導体層１
２上に、厚さ約３００ 人のＳｉＯ□膜から成る第２の
ゲート絶縁層２６を形成する。
次いで、ゲート絶縁層２６および層間絶縁層２４上に２
例えばアルミニウム（ＡＩ）を公知の薄膜技術を用いて
堆積し、これを公知のりソゲラフ技術を用いて所定形状
にパターンニングする。このようにして、第１図ｍに示
すように、第２のゲート電極２８が形成される。同図に
おいて符号３０および３２はソース領域１８およびドレ
イン領域２０にそれぞれ接続されるソース電極およびド
レイン電極である。
例えばアルミニウム（ＡＩ）を公知の薄膜技術を用いて
堆積し、これを公知のりソゲラフ技術を用いて所定形状
にパターンニングする。このようにして、第１図ｍに示
すように、第２のゲート電極２８が形成される。同図に
おいて符号３０および３２はソース領域１８およびドレ
イン領域２０にそれぞれ接続されるソース電極およびド
レイン電極である。
これらの電極をソース領域１８およびドレイン領域２０
に接続するために層間絶縁層２４に設けられる開口は、
ゲート絶縁層２６を形成するために層間絶縁層２４に開
口を設ける工程において同時に形成されてもよく、ある
いは、ゲート電極２８を形成したのち５図示しないレジ
ストマスク層を用いて、別のリソグラフ工程で形成して
もよい。
に接続するために層間絶縁層２４に設けられる開口は、
ゲート絶縁層２６を形成するために層間絶縁層２４に開
口を設ける工程において同時に形成されてもよく、ある
いは、ゲート電極２８を形成したのち５図示しないレジ
ストマスク層を用いて、別のリソグラフ工程で形成して
もよい。
第１のゲート電極１６に対する接続電極の形成は。
例えば次のようにして行う。すなわち、第３図に示すよ
うに、あらかじめ設けられているゲート電極延長部１６
ａ上における層間絶縁層２４と半４体層１２とＳｉＯ□
層１４ａ（ゲート絶縁層１４と同時に形成されている）
を貫通する開口を設けたのち、公知のＳｉＯ，ＣＶＤ技
術と異方性エツチング技術を用いて、この開口内に厚さ
約３０００人の５ｉ０２膜から成る側壁３４を形成する
。こののち、上記開口を通じてゲート電極延長部１６ａ
に接続する１例えばＡ１あるいはポリシリコンから成る
接続電極３６を形成する。
うに、あらかじめ設けられているゲート電極延長部１６
ａ上における層間絶縁層２４と半４体層１２とＳｉＯ□
層１４ａ（ゲート絶縁層１４と同時に形成されている）
を貫通する開口を設けたのち、公知のＳｉＯ，ＣＶＤ技
術と異方性エツチング技術を用いて、この開口内に厚さ
約３０００人の５ｉ０２膜から成る側壁３４を形成する
。こののち、上記開口を通じてゲート電極延長部１６ａ
に接続する１例えばＡ１あるいはポリシリコンから成る
接続電極３６を形成する。
上記開口を形成するために行う層間絶縁層２４およびＳ
ｉＯ□Ｍ１４ａのエツチングは公知の技術を用いればよ
い。また、この際の上記Ｅｐｉ−３ｉＣ半導体層１２の
除去は、 ５ｉＣ１，を用いる異方性エツチング法によ
り行えばよい。
ｉＯ□Ｍ１４ａのエツチングは公知の技術を用いればよ
い。また、この際の上記Ｅｐｉ−３ｉＣ半導体層１２の
除去は、 ５ｉＣ１，を用いる異方性エツチング法によ
り行えばよい。
上記の本発明の方法によれば、ソース領域１８−ドレイ
ン領域２０間のチャネル領域を構成する半導体層１２は
、ゲート電極１６および２８の形成前にエピタキシャル
成長され、したがって良好な結晶性を有しているため、
実用的な特性を有する前記ＸＭＯＳ構造のトランジスタ
が得られる。また、シリコンウェハから成る基板ＩＯは
、ソース領域１８およびドレイン領域２０が形成されて
いるＥｐｉ−ＳｉＣ半導体層１２と選択的に除去できる
ため、容易にその裏面が表出可能であり、 ＸＭＯＳ構
造を安定して形成できる。
ン領域２０間のチャネル領域を構成する半導体層１２は
、ゲート電極１６および２８の形成前にエピタキシャル
成長され、したがって良好な結晶性を有しているため、
実用的な特性を有する前記ＸＭＯＳ構造のトランジスタ
が得られる。また、シリコンウェハから成る基板ＩＯは
、ソース領域１８およびドレイン領域２０が形成されて
いるＥｐｉ−ＳｉＣ半導体層１２と選択的に除去できる
ため、容易にその裏面が表出可能であり、 ＸＭＯＳ構
造を安定して形成できる。
なお、基板１０としては、半４体層１２のエピタキシャ
ル成長が可能でありさえすれば、シリコンウェハに限ら
ず、その他の単結晶基板あるいは非晶質基板を用いるこ
とができ１また。Ｒ電性材料。
ル成長が可能でありさえすれば、シリコンウェハに限ら
ず、その他の単結晶基板あるいは非晶質基板を用いるこ
とができ１また。Ｒ電性材料。
半導体材料、絶縁性材料のいずれから成るかを問わない
。
。
本発明によれば、短チヤネル化の有力な方法として期待
されている実用的特性を有するＸＭＯＳ構造のトランジ
スタを安定して製造可能とし、半導体集積回路の高性能
化・高密度化を促進する効果がある。
されている実用的特性を有するＸＭＯＳ構造のトランジ
スタを安定して製造可能とし、半導体集積回路の高性能
化・高密度化を促進する効果がある。
第１図は本発明の実施例の工程における要部断面図。
第２図はＸＭＯ５構造の基本構成を説明するための要部
断面図。 第３図は本発明において第１のゲート電極に対する接続
電極の形成法を説明するための図である。 図において。 ７はレジスト層。 ＩＯは基板。 １２は手厚体層。 １４と２６はゲート絶縁層。 １４ａ はＳｉｎ□層。 １６と２８はゲート電極。 １６ａはゲート電極延長部。 １８はソース領域。 ２０はドレイン領域。 ２２は支持層。 ２２−１はＳｉｎｇ絶縁層。 ２２−２はＰｏ１ｙ−５ｉ 層。 ２２−３はＳｉ３Ｎ４層。 ２４は層間絶縁層。 ３０はソース電極。 ３２はドレイン電極。 ３４は側壁。 ３６は接続電極。 である。 第１ 図
断面図。 第３図は本発明において第１のゲート電極に対する接続
電極の形成法を説明するための図である。 図において。 ７はレジスト層。 ＩＯは基板。 １２は手厚体層。 １４と２６はゲート絶縁層。 １４ａ はＳｉｎ□層。 １６と２８はゲート電極。 １６ａはゲート電極延長部。 １８はソース領域。 ２０はドレイン領域。 ２２は支持層。 ２２−１はＳｉｎｇ絶縁層。 ２２−２はＰｏ１ｙ−５ｉ 層。 ２２−３はＳｉ３Ｎ４層。 ２４は層間絶縁層。 ３０はソース電極。 ３２はドレイン電極。 ３４は側壁。 ３６は接続電極。 である。 第１ 図
Claims (1)
- 【特許請求の範囲】 基板上に、該基板をエッチング除去するに際して除去
されない材料から成る半導体層をエピタキシャル成長さ
せる工程と、 該半導体層上における所定領域に第１のゲート絶縁層と
第１のゲート電極を順次形成する工程と。 該ゲート電極が形成された該半導体層上の全体に、少な
くとも該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエッチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、 該支持層が形成された該基板をエッチングによって除去
することにより該半導体層を表出させる工程と、 該表出された半導体層上における該ゲート電極に対応す
る領域に第２のゲート絶縁層と第２のゲート電極を順次
形成する工程、 該半導体層の所定領域に不純物を注入してソース／ドレ
イン領域を形成する工程 を含むことを特徴とするＭＯＳトランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009921A JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009921A JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184957A true JPH01184957A (ja) | 1989-07-24 |
| JP2560376B2 JP2560376B2 (ja) | 1996-12-04 |
Family
ID=11733556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009921A Expired - Lifetime JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560376B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152332A (ja) * | 1991-11-07 | 1993-06-18 | Fujitsu Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| JP2002280531A (ja) * | 2001-03-19 | 2002-09-27 | Denso Corp | 半導体基板及びその製造方法 |
| JP2003204049A (ja) * | 2001-10-30 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7361573B2 (en) | 2001-08-10 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of peeling off and method of manufacturing semiconductor device |
| US9202987B2 (en) | 2001-07-16 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| US9281403B2 (en) | 2001-08-22 | 2016-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| WO2017110267A1 (ja) * | 2015-12-24 | 2017-06-29 | ソニー株式会社 | トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法 |
-
1988
- 1988-01-20 JP JP63009921A patent/JP2560376B2/ja not_active Expired - Lifetime
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152332A (ja) * | 1991-11-07 | 1993-06-18 | Fujitsu Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| JP2002280531A (ja) * | 2001-03-19 | 2002-09-27 | Denso Corp | 半導体基板及びその製造方法 |
| US9202987B2 (en) | 2001-07-16 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| US10586816B2 (en) | 2001-07-16 | 2020-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| US9608004B2 (en) | 2001-07-16 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| US7361573B2 (en) | 2001-08-10 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of peeling off and method of manufacturing semiconductor device |
| US9281403B2 (en) | 2001-08-22 | 2016-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US9755148B2 (en) | 2001-08-22 | 2017-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US11296131B2 (en) | 2001-08-22 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US10529748B2 (en) | 2001-08-22 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US9842994B2 (en) | 2001-08-22 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US7332381B2 (en) | 2001-10-30 | 2008-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9620408B2 (en) | 2001-10-30 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2004153021A (ja) * | 2001-10-30 | 2004-05-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7994506B2 (en) | 2001-10-30 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7648862B2 (en) | 2001-10-30 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2003204049A (ja) * | 2001-10-30 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10607883B2 (en) | 2001-10-30 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8980700B2 (en) | 2001-10-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2017110267A1 (ja) * | 2015-12-24 | 2017-06-29 | ソニー株式会社 | トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法 |
| US11127743B2 (en) | 2015-12-24 | 2021-09-21 | Sony Corporation | Transistor, semiconductor device, electronic apparatus, and method for producing transistor |
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| Publication number | Publication date |
|---|---|
| JP2560376B2 (ja) | 1996-12-04 |
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