JPS6266619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6266619A JPS6266619A JP20841785A JP20841785A JPS6266619A JP S6266619 A JPS6266619 A JP S6266619A JP 20841785 A JP20841785 A JP 20841785A JP 20841785 A JP20841785 A JP 20841785A JP S6266619 A JPS6266619 A JP S6266619A
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- silicon
- epitaxial
- film
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン基板上に絶縁膜ノ４ターンを形成し、
開口されたシリコン面にシリコンをエピタキシャル成長
し、Ｓｌエピタキシャル層に半導体素子を形成する半導
体装置の製造方法に関する。
開口されたシリコン面にシリコンをエピタキシャル成長
し、Ｓｌエピタキシャル層に半導体素子を形成する半導
体装置の製造方法に関する。
近来、半導体デバイスにおける集積化が進み、能動素子
の微細化とともに素子間分離領域においても同様に微細
化の要求がある。微細で深い素子分離領域を形成する方
法として、たとえば、エンド−等によりフイイーイーイ
ートランザクシ冒ンズオンエレクトロンデパイセズ（Ｉ
ＥＩＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ ＥＬＥＣＴ
ＲＯＮ ＤＥＶＩＣＥＳ ）第ＥＤ−３１巻の１２８３
ページから１２８８ ヘージに発表された論文において
次の方法が紹介されている。すなわち、第２図（凰）に
示すように、シリコン基板２１上に約２μｍの５１０２
［２２を堆積し、リソグラフィー技術と反応性イオンエ
ツチング技術によｌらかしめ素子分離領域となる絶縁膜
）９ターンを形成する。次に、ＣＶＤ法によシＳｔ、Ｎ
４膜あるいは多結晶ｓｔ膜２３を約１０００に堆積し、
反応性イオンエツチングして絶縁膜側壁にのみＳｔ、Ｎ
４膜または多結晶シリコン膜２３を残す（第２図（ｂ）
） 、この絶縁膜上に堆積することなく表出したＳ１
単結晶面にのみ選択的にｓｔ’ｌ堆積し、その８１層２
４の堆積厚さを絶縁膜と同等にすると第２図（ｃ）に示
す半導体基板が得られる。
の微細化とともに素子間分離領域においても同様に微細
化の要求がある。微細で深い素子分離領域を形成する方
法として、たとえば、エンド−等によりフイイーイーイ
ートランザクシ冒ンズオンエレクトロンデパイセズ（Ｉ
ＥＩＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ ＥＬＥＣＴ
ＲＯＮ ＤＥＶＩＣＥＳ ）第ＥＤ−３１巻の１２８３
ページから１２８８ ヘージに発表された論文において
次の方法が紹介されている。すなわち、第２図（凰）に
示すように、シリコン基板２１上に約２μｍの５１０２
［２２を堆積し、リソグラフィー技術と反応性イオンエ
ツチング技術によｌらかしめ素子分離領域となる絶縁膜
）９ターンを形成する。次に、ＣＶＤ法によシＳｔ、Ｎ
４膜あるいは多結晶ｓｔ膜２３を約１０００に堆積し、
反応性イオンエツチングして絶縁膜側壁にのみＳｔ、Ｎ
４膜または多結晶シリコン膜２３を残す（第２図（ｂ）
） 、この絶縁膜上に堆積することなく表出したＳ１
単結晶面にのみ選択的にｓｔ’ｌ堆積し、その８１層２
４の堆積厚さを絶縁膜と同等にすると第２図（ｃ）に示
す半導体基板が得られる。
ところで、前記方法を用いて、たとえは絶紅膜側壁に多
結晶シリコン膜を形成すると、得られた半導体基板は平
坦と々るが、絶縁膜近傍に積層欠陥が発生しやすくなり
、エピタキシャル層上に形成されたＭＯＳ ）ランジス
タのリーク電流が大きくなるという欠点がある。また、
？２級模似壁にＳｔ、Ｎ４膜を形成したりあるいは薄膜
を形成せずにエピタキシャル層を堆積し、絶縁膜の・ダ
ターン方向を基板８１面に対しく１００）とすると、矩
形角部を除いて平坦なエピタキシャル層が得られ、しか
も積層欠陥の少ないものが得られる。しかし、絶縁膜と
エピタキシャル層との界面において、単結晶シリコンを
熱酸化によって形成される８ｌ−８ｉｎ２界面に比べて
乱れたものとなり、界面準位ができる。そのためｐ−ｎ
接合が界面に形成された場合にはリーク電流が大きくな
る欠点があった。
結晶シリコン膜を形成すると、得られた半導体基板は平
坦と々るが、絶縁膜近傍に積層欠陥が発生しやすくなり
、エピタキシャル層上に形成されたＭＯＳ ）ランジス
タのリーク電流が大きくなるという欠点がある。また、
？２級模似壁にＳｔ、Ｎ４膜を形成したりあるいは薄膜
を形成せずにエピタキシャル層を堆積し、絶縁膜の・ダ
ターン方向を基板８１面に対しく１００）とすると、矩
形角部を除いて平坦なエピタキシャル層が得られ、しか
も積層欠陥の少ないものが得られる。しかし、絶縁膜と
エピタキシャル層との界面において、単結晶シリコンを
熱酸化によって形成される８ｌ−８ｉｎ２界面に比べて
乱れたものとなり、界面準位ができる。そのためｐ−ｎ
接合が界面に形成された場合にはリーク電流が大きくな
る欠点があった。
本発明は、前記問題点を解決し、絶縁膜とエピタキシャ
ルＳｔとの界面を良好にすることで、界面における接合
リーク電流を減少させることを目的とする。
ルＳｔとの界面を良好にすることで、界面における接合
リーク電流を減少させることを目的とする。
本発明は、シリコン基板上に半導体素子を分離するシリ
コン酸化膜パターンを形成し、シリコン酸化膜上には堆
積することなく表出したシリコン面にのみ選択的にシリ
コンをエピタキシャル成長させ、前記エピタキシャルシ
リコン層を半導体素子活性領域とする半導体装置の製造
方法において、エピタキシャル成長後にシリコンをイオ
ン注入し、つづいてアニールすることを特徴とする半導
体装置の製造方法である。
コン酸化膜パターンを形成し、シリコン酸化膜上には堆
積することなく表出したシリコン面にのみ選択的にシリ
コンをエピタキシャル成長させ、前記エピタキシャルシ
リコン層を半導体素子活性領域とする半導体装置の製造
方法において、エピタキシャル成長後にシリコンをイオ
ン注入し、つづいてアニールすることを特徴とする半導
体装置の製造方法である。
本発明の方法によシ、イオン注入されたエピタキシャル
シリコン層およびＳｌと８１０□との界面が非晶質化さ
れ、続いてアニールすることによシエピタキシャル層の
シリコンが再配列すると同時にＳｉと５ｔＯ２との界面
が熱酸化したときに得られるような良質の界面状態に近
いものとなって、エピタキシャルＳｔ層を用いて半導体
素子を形成した場合、絶縁膜側壁でのリーク電流は減少
する。
シリコン層およびＳｌと８１０□との界面が非晶質化さ
れ、続いてアニールすることによシエピタキシャル層の
シリコンが再配列すると同時にＳｉと５ｔＯ２との界面
が熱酸化したときに得られるような良質の界面状態に近
いものとなって、エピタキシャルＳｔ層を用いて半導体
素子を形成した場合、絶縁膜側壁でのリーク電流は減少
する。
以下、本発明の実施例について図面を用いて詳細に説明
する。第１図（、）〜（ｆ）は本発明の詳細な説明する
ために、主な製造工程における断面構造を示す模式図で
ある。第１図（、）において、面方位（ｉｏｏ）のｐ形
シリコン基板１に熱酸化により約１．５μｍ厚さのシリ
コン酸化膜を形成した後通常の写真蝕刻技術と反応性イ
オンエツチングによシ素子分離領域と々る垂直断面をも
つ５１０２膜ノ母ターン２を形成する。次に、第１図（
ｂ）において、５ｉＨ２Ｃｔ２とＨ２から構成されるガ
ス系にＨＣｌを約１ｖｏｔ％程度加え、９５０℃の温度
でシリコン基板表面にのみ選択的にシリコンをエピタキ
シャル成長させ、エピタキシャルＳｔ層３の堆積厚さを
１．５μｍとする。第１図（ｃ）において、シリコンを
加速エネルギーが１５０ｋｅＶと５０ ｋｅＶでそれぞ
れｌＸｌ０ ｃｍ 注入して非晶質層４とする。第
１図（ｄ）において、９００１： Ｎ２雰囲気で３０分
間アニールした後、９５０℃０２雰囲気で２００久のｒ
−ト酸化膜５を形成する。第１図（ｅ）において、ホウ
素を加速エネルギー３０ｋｅＶで１．２×１０１０ｌ２
２と加速エネルギー１００に＠Ｖで２×１０ 副 の
二重注入し、減圧ＣＶＤ法によシ多結晶シリコン膜を厚
さ約０．５μｍ堆積し、写真蝕刻技術とドライエツチン
グ法によシグート電極６を形成し、ヒ素を加速エネルギ
ー１５０に・Ｖで５Ｘ１０ ｃｍ 注入してソース
ドレイン７を形成する。次にＣＶＤ法によ、！１１５ｉ
ｎ２膜８を約５ｏｏｏ １堆積した後１反応性イオンエ
ツチング法によシコンタクトホールを形成し、アルミニ
ウム配線を行なうことで第１図（ｆ）に示すよりなｎチ
ャネルＭＯ８ＦＥＴが得られる。
する。第１図（、）〜（ｆ）は本発明の詳細な説明する
ために、主な製造工程における断面構造を示す模式図で
ある。第１図（、）において、面方位（ｉｏｏ）のｐ形
シリコン基板１に熱酸化により約１．５μｍ厚さのシリ
コン酸化膜を形成した後通常の写真蝕刻技術と反応性イ
オンエツチングによシ素子分離領域と々る垂直断面をも
つ５１０２膜ノ母ターン２を形成する。次に、第１図（
ｂ）において、５ｉＨ２Ｃｔ２とＨ２から構成されるガ
ス系にＨＣｌを約１ｖｏｔ％程度加え、９５０℃の温度
でシリコン基板表面にのみ選択的にシリコンをエピタキ
シャル成長させ、エピタキシャルＳｔ層３の堆積厚さを
１．５μｍとする。第１図（ｃ）において、シリコンを
加速エネルギーが１５０ｋｅＶと５０ ｋｅＶでそれぞ
れｌＸｌ０ ｃｍ 注入して非晶質層４とする。第
１図（ｄ）において、９００１： Ｎ２雰囲気で３０分
間アニールした後、９５０℃０２雰囲気で２００久のｒ
−ト酸化膜５を形成する。第１図（ｅ）において、ホウ
素を加速エネルギー３０ｋｅＶで１．２×１０１０ｌ２
２と加速エネルギー１００に＠Ｖで２×１０ 副 の
二重注入し、減圧ＣＶＤ法によシ多結晶シリコン膜を厚
さ約０．５μｍ堆積し、写真蝕刻技術とドライエツチン
グ法によシグート電極６を形成し、ヒ素を加速エネルギ
ー１５０に・Ｖで５Ｘ１０ ｃｍ 注入してソース
ドレイン７を形成する。次にＣＶＤ法によ、！１１５ｉ
ｎ２膜８を約５ｏｏｏ １堆積した後１反応性イオンエ
ツチング法によシコンタクトホールを形成し、アルミニ
ウム配線を行なうことで第１図（ｆ）に示すよりなｎチ
ャネルＭＯ８ＦＥＴが得られる。
以上実施例ではシリコンイオン注入量を１×１０１５ｍ
−２とし加速エネルギーを１５０ｋｅＶと５０ｋｅＶと
したが、ソースドレーン深さの領域が非晶質化でれれば
これに限定されるものではない。また、熱処理を９００
℃Ｎ２雰囲気で３０分としたが、非晶質層が再結晶化さ
れればこれに限定するもので々い。
−２とし加速エネルギーを１５０ｋｅＶと５０ｋｅＶと
したが、ソースドレーン深さの領域が非晶質化でれれば
これに限定されるものではない。また、熱処理を９００
℃Ｎ２雰囲気で３０分としたが、非晶質層が再結晶化さ
れればこれに限定するもので々い。
本発明によればエピタキシャルＳｔ層と８１０２膜との
界面状態が熱酸化した場合と同等となり、その結果、エ
ピタキシャル成長層に形成される牛導体素子において界
面におけるリーク電流を減少させることができる。した
がって、選択エピタキシャル成長を利用した微細素子分
離を用いて得られる高密度半導体装置の製造歩留シを向
上できる効果を有するものである。
界面状態が熱酸化した場合と同等となり、その結果、エ
ピタキシャル成長層に形成される牛導体素子において界
面におけるリーク電流を減少させることができる。した
がって、選択エピタキシャル成長を利用した微細素子分
離を用いて得られる高密度半導体装置の製造歩留シを向
上できる効果を有するものである。
第１図（ａｊ〜（ｆ）は本発明の実施例におけるｎチャ
ネルＭＯ８）ランジスタの形成プロセスを順を追って示
した模式図、第２図（ａ）〜（ｃ）は従来法を工程順に
示す模式図である。 １．２１・・・ｓｔ基板、２，２２・・・５ＬＯ２膜ノ
ダターン、３．２４・・・エピタキシャル８１層、４・
・・Ｓｌイオン注入された非晶質層、５・・・ｆ−）酸
化膜、６・・・ダート電極、７・・・ソース・ドレイン
、８・・・ＣｖＤＳＩＯ２膜、９・・・配線アルミニウ
ム、２３・・・Ｓ １３Ｎ４膜または多結晶Ｓ１膜。
ネルＭＯ８）ランジスタの形成プロセスを順を追って示
した模式図、第２図（ａ）〜（ｃ）は従来法を工程順に
示す模式図である。 １．２１・・・ｓｔ基板、２，２２・・・５ＬＯ２膜ノ
ダターン、３．２４・・・エピタキシャル８１層、４・
・・Ｓｌイオン注入された非晶質層、５・・・ｆ−）酸
化膜、６・・・ダート電極、７・・・ソース・ドレイン
、８・・・ＣｖＤＳＩＯ２膜、９・・・配線アルミニウ
ム、２３・・・Ｓ １３Ｎ４膜または多結晶Ｓ１膜。
Claims (1)
- （１）シリコン基板上に半導体素子を分離するシリコン
酸化膜パターンを形成し、シリコン酸化膜上には堆積す
ることなく表出したシリコン面にのみ選択的にシリコン
をエピタキシャル成長させ、前記エピタキシャルシリコ
ン層を半導体素子活性領域とする半導体装置の製造方法
において、エピタキシャル成長後に、シリコンをイオン
注入し、つづいてアニールすることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841785A JPS6266619A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841785A JPS6266619A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266619A true JPS6266619A (ja) | 1987-03-26 |
Family
ID=16555885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20841785A Pending JPS6266619A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266619A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246866A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセルの製造方法 |
| KR970053015A (ko) * | 1995-12-07 | 1997-07-29 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
-
1985
- 1985-09-19 JP JP20841785A patent/JPS6266619A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246866A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセルの製造方法 |
| KR970053015A (ko) * | 1995-12-07 | 1997-07-29 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
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