JPH0684938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0684938A JPH0684938A JP23074092A JP23074092A JPH0684938A JP H0684938 A JPH0684938 A JP H0684938A JP 23074092 A JP23074092 A JP 23074092A JP 23074092 A JP23074092 A JP 23074092A JP H0684938 A JPH0684938 A JP H0684938A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- resist pattern
- gate electrode
- film
- resist
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 埋め込み式ゲート電極形成時のエッチングに
よるダメージを軽減する。 【構成】 半導体基板１上にゲート酸化膜２を介してゲ
ート電極７形成予定領域に薄い多結晶シリコン及びレジ
ストを形成し、このレジストパターン４をマスクにし
て、イオン注入を行い、ソース／ドレイン領域５を形成
する。次に液相成長法を用いて選択的に絶縁膜６を形成
し、レジストパターン４を除去し溝を形成する。この溝
内にエピタキシャル成長法により、多結晶シリコン３を
堆積させ、埋め込み式ゲート電極７を形成する。 【効果】 埋め込み式ゲート電極形式時のエッチングに
よるダメージを防ぎ、レジストのゲート酸化膜への影響
を遮断することができる。
よるダメージを軽減する。 【構成】 半導体基板１上にゲート酸化膜２を介してゲ
ート電極７形成予定領域に薄い多結晶シリコン及びレジ
ストを形成し、このレジストパターン４をマスクにし
て、イオン注入を行い、ソース／ドレイン領域５を形成
する。次に液相成長法を用いて選択的に絶縁膜６を形成
し、レジストパターン４を除去し溝を形成する。この溝
内にエピタキシャル成長法により、多結晶シリコン３を
堆積させ、埋め込み式ゲート電極７を形成する。 【効果】 埋め込み式ゲート電極形式時のエッチングに
よるダメージを防ぎ、レジストのゲート酸化膜への影響
を遮断することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に埋め込み式ゲート電極構造を有する電界効
果トランジスタの製造方法に関する。
係わり、特に埋め込み式ゲート電極構造を有する電界効
果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の埋め込み式ゲート電極構造を有す
る半導体装置の製造方法を図３乃至図４を参照しながら
説明する。まず、半導体基板１上にゲート絶縁膜２を形
成し、ゲート電極形成予定領域上にパターニングにより
レジストパターン４を形成する（図３（ａ））。次にこ
のレジストパターン４をマスクにイオン注入によりソー
ス／ドレイン拡散層５を形成する。次に、レジストパタ
ーン４表面を除く、半導体基板１全面に液相成長法によ
りＳｉＯ2 膜６を形成する。（図３（ｂ））。次にレジ
ストパターン４を除去し、ＣＶＤ法により多結晶シリコ
ン８を堆積させる（図４（ａ））。最後に基板全面にエ
ッチバックを行い、埋め込み式ゲート電極７を形成する
（図４（ｂ））。
る半導体装置の製造方法を図３乃至図４を参照しながら
説明する。まず、半導体基板１上にゲート絶縁膜２を形
成し、ゲート電極形成予定領域上にパターニングにより
レジストパターン４を形成する（図３（ａ））。次にこ
のレジストパターン４をマスクにイオン注入によりソー
ス／ドレイン拡散層５を形成する。次に、レジストパタ
ーン４表面を除く、半導体基板１全面に液相成長法によ
りＳｉＯ2 膜６を形成する。（図３（ｂ））。次にレジ
ストパターン４を除去し、ＣＶＤ法により多結晶シリコ
ン８を堆積させる（図４（ａ））。最後に基板全面にエ
ッチバックを行い、埋め込み式ゲート電極７を形成する
（図４（ｂ））。
【０００３】
【発明が解決しようとする課題】上述した埋め込み式ゲ
ート電極構造を有する半導体装置の製造方法において
は、埋め込み式ゲート電極を多結晶シリコンの全面エッ
チバックにより形成するために、ゲート電極及び絶縁膜
表面がエッチングによるタメージを大きく受ける。ま
た、ゲート酸化膜上に直接レジストを形成するために、
レジスト中の炭素等がゲート酸化膜内や表面に残り、そ
の結果、トランジスタ特性のばらつきやホットキャリア
信頼性の低下といった問題が生じる。
ート電極構造を有する半導体装置の製造方法において
は、埋め込み式ゲート電極を多結晶シリコンの全面エッ
チバックにより形成するために、ゲート電極及び絶縁膜
表面がエッチングによるタメージを大きく受ける。ま
た、ゲート酸化膜上に直接レジストを形成するために、
レジスト中の炭素等がゲート酸化膜内や表面に残り、そ
の結果、トランジスタ特性のばらつきやホットキャリア
信頼性の低下といった問題が生じる。
【０００４】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、基板へのバックエッチ
ングによるダメージが少なく、レジストによる酸化膜へ
の影響を防ぐ、半導体装置の製造方法を提供することを
特徴とする。
あり、その目的とするところは、基板へのバックエッチ
ングによるダメージが少なく、レジストによる酸化膜へ
の影響を防ぐ、半導体装置の製造方法を提供することを
特徴とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明では半導体基板上にゲート酸化膜を形成する
工程と、このゲート酸化膜上に多結晶シリコン膜を形成
する工程と、この多結晶シリコン膜上の所定の領域にレ
ジストパターンを形成する工程と、このレジストパター
ンをマスクとして前記多結晶シリコン膜を部分的に除去
する工程と、液相成長法により前記レジストパターンを
除く半導体基板上の領域にＳｉＯ2 膜を堆積させる工程
と、前記レジストパターンを除去し、溝を形成する工程
と、この溝内に多結晶シリコン膜を選択成長させる工程
とを含む半導体装置の製造方法を提供することを特徴す
る。
に、本発明では半導体基板上にゲート酸化膜を形成する
工程と、このゲート酸化膜上に多結晶シリコン膜を形成
する工程と、この多結晶シリコン膜上の所定の領域にレ
ジストパターンを形成する工程と、このレジストパター
ンをマスクとして前記多結晶シリコン膜を部分的に除去
する工程と、液相成長法により前記レジストパターンを
除く半導体基板上の領域にＳｉＯ2 膜を堆積させる工程
と、前記レジストパターンを除去し、溝を形成する工程
と、この溝内に多結晶シリコン膜を選択成長させる工程
とを含む半導体装置の製造方法を提供することを特徴す
る。
【０００６】
【作用】上述した様に、本発明では、多結晶シリコンの
埋め込みによるゲート電極の形成にエピタキシャル成長
を用いているため、エッチングダメージを最小限にする
ことができる。また、ゲート酸化膜とレジストとの間に
多結晶シリコン膜が介在するため、ゲート酸化膜へのレ
ジストの影響を遮断することができる。
埋め込みによるゲート電極の形成にエピタキシャル成長
を用いているため、エッチングダメージを最小限にする
ことができる。また、ゲート酸化膜とレジストとの間に
多結晶シリコン膜が介在するため、ゲート酸化膜へのレ
ジストの影響を遮断することができる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１乃至図２は本発明の半導体装置の
製造方法を示す工程断面図である。
詳細に説明する。図１乃至図２は本発明の半導体装置の
製造方法を示す工程断面図である。
【０００８】まず、半導体基板１上に１０％ＨＣｌ雰囲
気中、８００℃で、および６０オングストロームの厚さ
のゲート酸化膜２を形成し、この上に薄い多結晶シリコ
ン膜３を形成する。次に、パターニングにより、ゲート
電極形成予定領域上にレジストパターン４を形成する
（図１（ａ））。
気中、８００℃で、および６０オングストロームの厚さ
のゲート酸化膜２を形成し、この上に薄い多結晶シリコ
ン膜３を形成する。次に、パターニングにより、ゲート
電極形成予定領域上にレジストパターン４を形成する
（図１（ａ））。
【０００９】次に、このレジストパターン４をマスク
に、ＣＣｌ4 とＯ2 の混合ガス雰囲気中で多結晶シリコ
ン膜３のエッチングを行い、このレジストパターン４及
び多結晶シリコン膜３をマスクに、例えば、注入量３×
１０15ｉｏｎｓ／ｃｍ2 加速電圧４０ＫｅＶで、Ａｓの
注入を行い、ソース／ドレイン領域５を形成する（図１
（ｂ））。
に、ＣＣｌ4 とＯ2 の混合ガス雰囲気中で多結晶シリコ
ン膜３のエッチングを行い、このレジストパターン４及
び多結晶シリコン膜３をマスクに、例えば、注入量３×
１０15ｉｏｎｓ／ｃｍ2 加速電圧４０ＫｅＶで、Ａｓの
注入を行い、ソース／ドレイン領域５を形成する（図１
（ｂ））。
【００１０】次に、ケイフッ化水素酸水溶液中にＡｌを
添加して、ＳｉＯ2 を飽和させた水溶液にこの半導体基
板表面を浸透せしめることによって、レジストパターン
４の上面以外の領域に選択的にＳｉＯ2 膜６を形成す
る。この時、ＳｉＯ2 膜６の厚さは後に形成するゲート
電極の深さとほぼ等しいことが望ましい（図２
（ａ））。最後に、レジストパターン４をＯ2 アッシャ
ーまたはＳＨ処理（硫酸と過酸化水素酸の混合溶液に浸
す）等により、除去し、溝を形成する。
添加して、ＳｉＯ2 を飽和させた水溶液にこの半導体基
板表面を浸透せしめることによって、レジストパターン
４の上面以外の領域に選択的にＳｉＯ2 膜６を形成す
る。この時、ＳｉＯ2 膜６の厚さは後に形成するゲート
電極の深さとほぼ等しいことが望ましい（図２
（ａ））。最後に、レジストパターン４をＯ2 アッシャ
ーまたはＳＨ処理（硫酸と過酸化水素酸の混合溶液に浸
す）等により、除去し、溝を形成する。
【００１１】次に、この溝中に温度８５０℃で選択的に
減圧ＣＶＤを行い、多結晶シリコン膜をエピタキシャル
成長させることにより、埋め込み式ゲート電極７を形成
する（図２（ｂ））。
減圧ＣＶＤを行い、多結晶シリコン膜をエピタキシャル
成長させることにより、埋め込み式ゲート電極７を形成
する（図２（ｂ））。
【００１２】
【発明の効果】以上説明した様に、本発明によれば、埋
め込み式ゲート電極の形成にエピタキシャル成長を用い
ることにより、エッチングダメージを最小限にすること
ができる。また、ゲート酸化膜とレジストとの間に多結
晶シリコン膜が介在するためにゲート酸化膜へのレジス
トの影響を遮断することができる。
め込み式ゲート電極の形成にエピタキシャル成長を用い
ることにより、エッチングダメージを最小限にすること
ができる。また、ゲート酸化膜とレジストとの間に多結
晶シリコン膜が介在するためにゲート酸化膜へのレジス
トの影響を遮断することができる。
【図１】 本発明の半導体装置の製造方法を示す工程断
面図。
面図。
【図２】 本発明の半導体装置の製造方法を示す工程断
面図。
面図。
【図３】 従来の半導体装置の製造方法を示す工程断面
図。
図。
【図４】 従来の半導体装置の製造方法を示す工程断面
図。
図。
１…半導体基板 ２…ゲート絶縁膜 ３…多結晶シリコン膜 ４…レジストパターン ５…ソース／ドレイン領域 ６…絶縁膜 ７…ゲート電極
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、このゲート酸化膜上に多結晶シリコン膜を形成
する工程と、この多結晶シリコン膜上の所定の領域にレ
ジストパターンを形成する工程と、このレジストパター
ンをマスクとして前記多結晶シリコン膜を部分的に除去
する工程と、液相成長法により前記レジストパターンを
除く半導体基板上の領域にＳｉＯ2 膜を堆積させる工程
と、前記レジストパターンを除去し、溝を形成する工程
と、この溝内に多結晶シリコン膜を選択成長させる工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23074092A JPH0684938A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23074092A JPH0684938A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684938A true JPH0684938A (ja) | 1994-03-25 |
Family
ID=16912562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23074092A Pending JPH0684938A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684938A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| KR100321707B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 반도체소자의게이트전극형성방법 |
| KR100444016B1 (ko) * | 1997-12-01 | 2004-10-14 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| KR100478495B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 장치 및 그의 제조 방법 |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1992
- 1992-08-31 JP JP23074092A patent/JPH0684938A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444016B1 (ko) * | 1997-12-01 | 2004-10-14 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| KR100321707B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 반도체소자의게이트전극형성방법 |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100478495B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 장치 및 그의 제조 방법 |
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