JPH05326556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05326556A JPH05326556A JP15136392A JP15136392A JPH05326556A JP H05326556 A JPH05326556 A JP H05326556A JP 15136392 A JP15136392 A JP 15136392A JP 15136392 A JP15136392 A JP 15136392A JP H05326556 A JPH05326556 A JP H05326556A
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- JP
- Japan
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- soi
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- film
- drain region
- oxide film
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- Pending
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Abstract
(57)【要約】
【目的】 キャリア移動度が充分でドレイン破壊電圧が
高いＳＯＩ素子を製造する半導体装置の製造方法を提供
する。 【構成】 ｐ型のSi基板１上に酸化膜２を形成し、横方
向固相成長技術により酸化膜２上に膜厚1000ÅのＳＯＩ
層３を成長させる。ＳＯＩ層３上に 500Å厚みにポリシ
リコンのゲート電極４を形成する。イオン注入を行って
ＳＯＩ層３のソース，ドレイン領域を形成する部分にｎ
- 拡散領域９，９を形成する。そしてゲート電極４のｎ
- 拡散領域９，９側に絶縁体のサイドウォールスペーサ
10,10 を形成する。次に、シリコンの選択成長（ＳＧ
Ｅ）を行う。(100) エピタキシャル成長により、ソース
領域５及びドレイン領域６が3000Å成長する。このとき
ポリシリコンのゲート電極４にもシリコンが成長し、略
２分の１の成長速度の場合に、ゲート電極の厚みは略15
00Åになる。そして、イオン注入を行いソース領域５，
ドレイン領域６及びゲート電極４をｎ+ 拡散領域とし、
Ｎ2 中で 950℃30分の活性化を行う。
高いＳＯＩ素子を製造する半導体装置の製造方法を提供
する。 【構成】 ｐ型のSi基板１上に酸化膜２を形成し、横方
向固相成長技術により酸化膜２上に膜厚1000ÅのＳＯＩ
層３を成長させる。ＳＯＩ層３上に 500Å厚みにポリシ
リコンのゲート電極４を形成する。イオン注入を行って
ＳＯＩ層３のソース，ドレイン領域を形成する部分にｎ
- 拡散領域９，９を形成する。そしてゲート電極４のｎ
- 拡散領域９，９側に絶縁体のサイドウォールスペーサ
10,10 を形成する。次に、シリコンの選択成長（ＳＧ
Ｅ）を行う。(100) エピタキシャル成長により、ソース
領域５及びドレイン領域６が3000Å成長する。このとき
ポリシリコンのゲート電極４にもシリコンが成長し、略
２分の１の成長速度の場合に、ゲート電極の厚みは略15
00Åになる。そして、イオン注入を行いソース領域５，
ドレイン領域６及びゲート電極４をｎ+ 拡散領域とし、
Ｎ2 中で 950℃30分の活性化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置，特に薄膜
ＳＯＩ（Silicon On Insulator）ＭＯＳトランジスタの
形成方法に関する。
ＳＯＩ（Silicon On Insulator）ＭＯＳトランジスタの
形成方法に関する。
【０００２】
【従来の技術】絶縁膜上に成長させた単結晶シリコン膜
（以下ＳＯＩ膜という）に形成したＭＯＳトランジスタ
（以下ＳＯＩ素子という）は、シリコン基板上に形成し
たＭＯＳトランジスタ（以下バルク素子という）にはな
い特長を有する。例えば、ラッチアップが起こり難いこ
と，放射線耐性が高いこと，浮遊容量が低いこと，そし
て三次元ICへ適用が可能であること等である。
（以下ＳＯＩ膜という）に形成したＭＯＳトランジスタ
（以下ＳＯＩ素子という）は、シリコン基板上に形成し
たＭＯＳトランジスタ（以下バルク素子という）にはな
い特長を有する。例えば、ラッチアップが起こり難いこ
と，放射線耐性が高いこと，浮遊容量が低いこと，そし
て三次元ICへ適用が可能であること等である。
【０００３】しかしながら、従来のＳＯＩ素子はＳＯＩ
膜の結晶性が良好ではないため、キャリアの移動度がバ
ルク素子よりも小さく、動作性能がバルク素子には及ば
なかった。また、ＳＯＩを接地しないことにより、ドレ
イン飽和電流が一定しないキンク効果が生じて動作性能
を悪化させ、回路設計上の障害となる等の欠点があっ
た。
膜の結晶性が良好ではないため、キャリアの移動度がバ
ルク素子よりも小さく、動作性能がバルク素子には及ば
なかった。また、ＳＯＩを接地しないことにより、ドレ
イン飽和電流が一定しないキンク効果が生じて動作性能
を悪化させ、回路設計上の障害となる等の欠点があっ
た。
【０００４】このような欠点の対策として、1982年にＳ
ＯＩ膜の膜厚を従来の5000〜8000Åから略1000Åとした
薄膜ＳＯＩ素子が考えられた。薄膜ＳＯＩ素子はＳＯＩ
膜を充分薄くすることにより、トランジスタが動作する
ときに、ＳＯＩ膜が全て空乏化され、これによりキャリ
アの移動度が大きくなる。また、この薄膜ＳＯＩ素子
は、キンク効果を抑制するという報告がなされている。
ＯＩ膜の膜厚を従来の5000〜8000Åから略1000Åとした
薄膜ＳＯＩ素子が考えられた。薄膜ＳＯＩ素子はＳＯＩ
膜を充分薄くすることにより、トランジスタが動作する
ときに、ＳＯＩ膜が全て空乏化され、これによりキャリ
アの移動度が大きくなる。また、この薄膜ＳＯＩ素子
は、キンク効果を抑制するという報告がなされている。
【０００５】
【発明が解決しようとする課題】しかしながら、薄膜Ｓ
ＯＩ素子ではＳＯＩ膜が薄膜化されるに伴い、ドレイン
電界が強化されるために、薄膜ＳＯＩ素子のドレイン破
壊電圧が低下する。また、ドレイン電界が強化されるた
めに、シリコン原子がイオン化し、インパクトイオン率
が増加するという問題があった。
ＯＩ素子ではＳＯＩ膜が薄膜化されるに伴い、ドレイン
電界が強化されるために、薄膜ＳＯＩ素子のドレイン破
壊電圧が低下する。また、ドレイン電界が強化されるた
めに、シリコン原子がイオン化し、インパクトイオン率
が増加するという問題があった。
【０００６】これらの問題を解決し、ＳＯＩ素子の利点
を損なわない薄膜ＳＯＩ素子が考えられている（財団法
人新機能素子研究開発協会編“三次元回路素子研究開発
プロジェクト (1981年度〜1990年度) −研究成果概要，
波及効果と展望−”, p 97〜p104）。
を損なわない薄膜ＳＯＩ素子が考えられている（財団法
人新機能素子研究開発協会編“三次元回路素子研究開発
プロジェクト (1981年度〜1990年度) −研究成果概要，
波及効果と展望−”, p 97〜p104）。
【０００７】図１はこの薄膜ＳＯＩ素子の模式的断面図
である。Si基板１上に絶縁膜２が堆積され、この上に厚
膜のＳＯＩ層３が形成される。その後に、リソグラフィ
工程を行ってドレイン領域６にマスクを形成し、反応性
イオンエッチングまたは、熱酸化してHFで除去すること
により、ドレイン領域６以外のＳＯＩ層３の領域を薄く
する。そしてゲート電極形成領域下部の反転領域11上に
ゲート酸化膜７を形成し、その上にゲート電極４を形成
する。そしてイオン注入を行ってドレイン領域６及びソ
ース領域５を形成する。
である。Si基板１上に絶縁膜２が堆積され、この上に厚
膜のＳＯＩ層３が形成される。その後に、リソグラフィ
工程を行ってドレイン領域６にマスクを形成し、反応性
イオンエッチングまたは、熱酸化してHFで除去すること
により、ドレイン領域６以外のＳＯＩ層３の領域を薄く
する。そしてゲート電極形成領域下部の反転領域11上に
ゲート酸化膜７を形成し、その上にゲート電極４を形成
する。そしてイオン注入を行ってドレイン領域６及びソ
ース領域５を形成する。
【０００８】このように反転領域11を薄く、ドレイン領
域６を厚く形成したＳＯＩ素子は、キャリア移動度が充
分であり且つドレイン破壊電圧が高い。しかしながら、
厚膜のドレイン領域を形成するための余分なリソグラフ
ィ工程が必要であるという問題があった。
域６を厚く形成したＳＯＩ素子は、キャリア移動度が充
分であり且つドレイン破壊電圧が高い。しかしながら、
厚膜のドレイン領域を形成するための余分なリソグラフ
ィ工程が必要であるという問題があった。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、選択成長を行うことにより、厚膜のドレイン
領域を形成するためのリソグラフィ工程を不要として、
キャリア移動度が充分でありドレイン破壊電圧が高いＳ
ＯＩ素子が製造できる半導体装置の製造方法を提供する
ことを目的とする。
のであり、選択成長を行うことにより、厚膜のドレイン
領域を形成するためのリソグラフィ工程を不要として、
キャリア移動度が充分でありドレイン破壊電圧が高いＳ
ＯＩ素子が製造できる半導体装置の製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、基板上に堆積した絶縁膜上に単結晶膜を
成長させ、ここにＭＯＳトランジスタを形成する半導体
装置の製造方法において、前記単結晶膜を成長させる工
程と、その上にゲート電極を形成する工程と、該ゲート
電極の両側壁に絶縁体のサイドウォールを形成する工程
と、前記単結晶膜の所定領域上に選択成長により単結晶
を成長させる工程とを有し、該単結晶及び前記所定領域
をドレイン領域とすることを特徴とする。
の製造方法は、基板上に堆積した絶縁膜上に単結晶膜を
成長させ、ここにＭＯＳトランジスタを形成する半導体
装置の製造方法において、前記単結晶膜を成長させる工
程と、その上にゲート電極を形成する工程と、該ゲート
電極の両側壁に絶縁体のサイドウォールを形成する工程
と、前記単結晶膜の所定領域上に選択成長により単結晶
を成長させる工程とを有し、該単結晶及び前記所定領域
をドレイン領域とすることを特徴とする。
【００１１】
【作用】本発明の半導体装置の製造方法では、薄く成長
させたＳＯＩ膜のドレイン領域に、選択成長により単結
晶を成長させる。これにより、反転領域は薄く、ドレイ
ン領域が厚いＭＯＳトランジスタを形成することができ
る。また、ＳＯＩ膜上に形成されたゲート電極に絶縁膜
のサイドウォールを形成し、これが選択成長させるドレ
イン領域の単結晶とゲート電極との分離領域となるの
で、厚膜のドレイン領域形成のためのリソグラフィ工程
が不要となる。
させたＳＯＩ膜のドレイン領域に、選択成長により単結
晶を成長させる。これにより、反転領域は薄く、ドレイ
ン領域が厚いＭＯＳトランジスタを形成することができ
る。また、ＳＯＩ膜上に形成されたゲート電極に絶縁膜
のサイドウォールを形成し、これが選択成長させるドレ
イン領域の単結晶とゲート電極との分離領域となるの
で、厚膜のドレイン領域形成のためのリソグラフィ工程
が不要となる。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図２，図３は本発明により形成さ
れるＳＯＩ素子の形成段階における模式的断面図であ
る。図２(a) に示すように、ｐ型(100),10ΩcmのSi基板
１上に酸化膜２を形成し、横方向固相成長技術により、
酸化膜２上に膜厚1000ÅのＳＯＩ層３を成長させる。そ
して図２(b) に示すようにLOCOS 法によりフィールド酸
化膜８を形成して素子分離を行い、図２(c) に示すよう
に、ＳＯＩ層３上に 300Åのゲート酸化膜７を形成す
る。この上に 500Å厚みにポリシリコンのゲート電極４
を形成する。
き具体的に説明する。図２，図３は本発明により形成さ
れるＳＯＩ素子の形成段階における模式的断面図であ
る。図２(a) に示すように、ｐ型(100),10ΩcmのSi基板
１上に酸化膜２を形成し、横方向固相成長技術により、
酸化膜２上に膜厚1000ÅのＳＯＩ層３を成長させる。そ
して図２(b) に示すようにLOCOS 法によりフィールド酸
化膜８を形成して素子分離を行い、図２(c) に示すよう
に、ＳＯＩ層３上に 300Åのゲート酸化膜７を形成す
る。この上に 500Å厚みにポリシリコンのゲート電極４
を形成する。
【００１３】図３(d) に示すように、As+ 30keＶ5E13cm
-2の条件にて、ＳＯＩ層３にイオン注入を行ってソー
ス，ドレイン領域を形成する部分にｎ- 拡散領域９，９
を形成する。そして図３(e) に示すように、ゲート電極
４の両側壁、即ちｎ- 拡散領域９，９側に絶縁体のサイ
ドウォールスペーサ10,10 を形成する。
-2の条件にて、ＳＯＩ層３にイオン注入を行ってソー
ス，ドレイン領域を形成する部分にｎ- 拡散領域９，９
を形成する。そして図３(e) に示すように、ゲート電極
４の両側壁、即ちｎ- 拡散領域９，９側に絶縁体のサイ
ドウォールスペーサ10,10 を形成する。
【００１４】次に、基板温度が 850℃，ＳｉＯ4 ／Ｈ2
分圧が4/14mTorr の条件にて、シリコンの選択成長（Ｓ
ＧＥ）を行う。図３(f) に示すように、(100) エピタキ
シャル成長により、ソース領域５及びドレイン領域６が
3000Å成長する。このときポリシリコンのゲート電極４
にもシリコンが成長し、略２分の１の成長速度の場合
に、ゲート電極の厚みは略1500Åになる。
分圧が4/14mTorr の条件にて、シリコンの選択成長（Ｓ
ＧＥ）を行う。図３(f) に示すように、(100) エピタキ
シャル成長により、ソース領域５及びドレイン領域６が
3000Å成長する。このときポリシリコンのゲート電極４
にもシリコンが成長し、略２分の１の成長速度の場合
に、ゲート電極の厚みは略1500Åになる。
【００１５】そして、図３(g) に示すように、As+ 33ke
Ｖ5E15cm-2の条件にてイオン注入を行い、ソース領域
５，ドレイン領域６及びゲート電極４をｎ+ 拡散領域と
し、Ｎ2 中で 950℃30分の活性化を行う。
Ｖ5E15cm-2の条件にてイオン注入を行い、ソース領域
５，ドレイン領域６及びゲート電極４をｎ+ 拡散領域と
し、Ｎ2 中で 950℃30分の活性化を行う。
【００１６】このようにして形成されたＳＯＩ素子は、
ＳＯＩ層３の反転領域11は薄く、ドレイン領域６は反転
領域11よりも厚く形成されている。
ＳＯＩ層３の反転領域11は薄く、ドレイン領域６は反転
領域11よりも厚く形成されている。
【００１７】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、薄膜ＳＯＩ素子を形成し、ドレイン
領域を選択成長させて厚く形成することにより、厚膜の
ドレイン領域形成のためのリソグラフィ工程を不要とし
て、キャリア移動度が充分でドレイン破壊電圧が高い半
導体装置を製造することができる等、本発明は優れた効
果を奏する。
造方法においては、薄膜ＳＯＩ素子を形成し、ドレイン
領域を選択成長させて厚く形成することにより、厚膜の
ドレイン領域形成のためのリソグラフィ工程を不要とし
て、キャリア移動度が充分でドレイン破壊電圧が高い半
導体装置を製造することができる等、本発明は優れた効
果を奏する。
【図１】従来の薄膜ＳＯＩ素子の模式的断面図である。
【図２】本発明により形成されるＳＯＩ素子の形成段階
における模式的断面図である。
における模式的断面図である。
【図３】本発明により形成されるＳＯＩ素子の形成段階
における模式的断面図である。
における模式的断面図である。
１ Si基板 ２ 酸化膜 ３ ＳＯＩ層 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ゲート酸化膜 ８ フィールド酸化膜 ９ ｎ- 拡散領域 10 サイドウォール 11 反転領域
Claims (1)
- 【請求項１】 基板上に堆積した絶縁膜上に単結晶膜を
成長させ、ここにＭＯＳトランジスタを形成する半導体
装置の製造方法において、 前記単結晶膜を成長させる工程と、その上にゲート電極
を形成する工程と、該ゲート電極の両側壁に絶縁体のサ
イドウォールを形成する工程と、前記単結晶膜の所定領
域上に選択成長により単結晶を成長させる工程とを有
し、該単結晶及び前記所定領域をドレイン領域とするこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15136392A JPH05326556A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15136392A JPH05326556A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326556A true JPH05326556A (ja) | 1993-12-10 |
Family
ID=15516909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15136392A Pending JPH05326556A (ja) | 1992-05-18 | 1992-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326556A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| US6627511B1 (en) * | 1995-07-28 | 2003-09-30 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
| JP2005093874A (ja) * | 2003-09-19 | 2005-04-07 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2006503439A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法 |
| JP2009147181A (ja) * | 2007-12-17 | 2009-07-02 | Oki Semiconductor Co Ltd | Ｓｏｉ基板を用いた半導体装置及びその製造方法 |
-
1992
- 1992-05-18 JP JP15136392A patent/JPH05326556A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627511B1 (en) * | 1995-07-28 | 2003-09-30 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2006503439A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法 |
| JP2005093874A (ja) * | 2003-09-19 | 2005-04-07 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2009147181A (ja) * | 2007-12-17 | 2009-07-02 | Oki Semiconductor Co Ltd | Ｓｏｉ基板を用いた半導体装置及びその製造方法 |
| JP4704416B2 (ja) * | 2007-12-17 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | Ｓｏｉ基板を用いた半導体装置及びその製造方法 |
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