JPH11330470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11330470A JPH11330470A JP11097224A JP9722499A JPH11330470A JP H11330470 A JPH11330470 A JP H11330470A JP 11097224 A JP11097224 A JP 11097224A JP 9722499 A JP9722499 A JP 9722499A JP H11330470 A JPH11330470 A JP H11330470A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 半導体装置１０の設計方法５０を提供する。
【解決手段】 本方法５０は、アニール工程５９を含
む。アニール工程５９において、半導体装置１０は、酸
素含有雰囲気でアニールされる。酸素は、１１．８５ト
ル以上の部分圧を有する。このアニール工程５９の結
果、半導体装置１０のゲート電極３３から半導体装置１
０のチャネル領域への制御されないドーピングが低減さ
れる。
む。アニール工程５９において、半導体装置１０は、酸
素含有雰囲気でアニールされる。酸素は、１１．８５ト
ル以上の部分圧を有する。このアニール工程５９の結
果、半導体装置１０のゲート電極３３から半導体装置１
０のチャネル領域への制御されないドーピングが低減さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体装置に
関し、さらに詳しくは、半導体装置の処理に関する。
関し、さらに詳しくは、半導体装置の処理に関する。
【０００２】
【従来の技術】当業者に周知なように、絶縁ゲート半導
体装置の閾値電圧（ＶT）は、絶縁ゲート半導体装置が
ターンオンする電圧に関係する。例えば、Ｎチャネル絶
縁ゲート半導体装置のゲート・ソース間電圧（ＶGS）
は、装置内にチャネルを形成するためにＶTを越えなけ
ればならない。ゲートにおける電圧は一般に絶縁ゲート
半導体装置の入力電圧なので、ソース電圧に対する入力
電圧は、形成すべきチャネルのためにＶTを越えなけれ
ばならない。すなわち、ＶGSがＶTよりも大きくない
と、大きなドレイン電流（ＩD）は絶縁ゲート半導体装
置のチャネル領域に流れない。さらに、ＶTは、絶縁ゲ
ート半導体装置の飽和電流を決めるうえで重要である。
体装置の閾値電圧（ＶT）は、絶縁ゲート半導体装置が
ターンオンする電圧に関係する。例えば、Ｎチャネル絶
縁ゲート半導体装置のゲート・ソース間電圧（ＶGS）
は、装置内にチャネルを形成するためにＶTを越えなけ
ればならない。ゲートにおける電圧は一般に絶縁ゲート
半導体装置の入力電圧なので、ソース電圧に対する入力
電圧は、形成すべきチャネルのためにＶTを越えなけれ
ばならない。すなわち、ＶGSがＶTよりも大きくない
と、大きなドレイン電流（ＩD）は絶縁ゲート半導体装
置のチャネル領域に流れない。さらに、ＶTは、絶縁ゲ
ート半導体装置の飽和電流を決めるうえで重要である。
【０００３】
【発明が解決しようとする課題】閾値電圧に影響を及ぼ
す重要な要因の一つに、絶縁ゲート半導体装置のチャネ
ル領域におけるドーパント濃度またはキャリア濃度があ
る。ＶTは、ＰまたはＮ型導電性のいずれかのドーパン
トをチャネル領域に追加することによって変更できる。
例えば、チャネル領域の基板材料がＰ型導電性のドーパ
ントでドーピングされると、ＶTはＮ型導電性のドーパ
ントを追加することによって低下でき、またＰ型導電性
のドーパントを追加することによって増加できる。チャ
ネル領域のドーパント濃度を変更することによってＶT
を変調することは有用な手法であるが、チャネル領域が
制御されずにドーピングされると望ましくない。制御さ
れないドーピングの一例として、ゲート電力からのオー
トドーピング(autodoping)が生じる場合がある。この場
合、ゲート電極からのドーパントはゲート酸化物を介し
てチャネル領域内に拡散する。ドーピングは制御されな
いので、ＶTは安定しない。
す重要な要因の一つに、絶縁ゲート半導体装置のチャネ
ル領域におけるドーパント濃度またはキャリア濃度があ
る。ＶTは、ＰまたはＮ型導電性のいずれかのドーパン
トをチャネル領域に追加することによって変更できる。
例えば、チャネル領域の基板材料がＰ型導電性のドーパ
ントでドーピングされると、ＶTはＮ型導電性のドーパ
ントを追加することによって低下でき、またＰ型導電性
のドーパントを追加することによって増加できる。チャ
ネル領域のドーパント濃度を変更することによってＶT
を変調することは有用な手法であるが、チャネル領域が
制御されずにドーピングされると望ましくない。制御さ
れないドーピングの一例として、ゲート電力からのオー
トドーピング(autodoping)が生じる場合がある。この場
合、ゲート電極からのドーパントはゲート酸化物を介し
てチャネル領域内に拡散する。ドーピングは制御されな
いので、ＶTは安定しない。
【０００４】従って、オートドーピングによる変動に強
い半導体装置の製造方法を設けることは有利である。ま
た、標準的な半導体処理手法と整合性があり、かつコス
ト効率的な方法はさらに有利である。
い半導体装置の製造方法を設けることは有利である。ま
た、標準的な半導体処理手法と整合性があり、かつコス
ト効率的な方法はさらに有利である。
【０００５】
【実施例】一般に、本発明は、半導体装置間の閾値電圧
のばらつきを低減する半導体装置の製造方法を提供す
る。本方法は、半導体装置のアニール中に酸素の部分圧
を増加することを含み、これにより半導体装置のゲート
電極から半導体装置のチャネル領域への制御されないド
ーピングを低減する。
のばらつきを低減する半導体装置の製造方法を提供す
る。本方法は、半導体装置のアニール中に酸素の部分圧
を増加することを含み、これにより半導体装置のゲート
電極から半導体装置のチャネル領域への制御されないド
ーピングを低減する。
【０００６】図１は、本発明による処理中の金属酸化物
半導体（ＭＯＳ）装置１０の一部の断面図である。図１
に示すのは、上面１２と底面１３とを有するＰ型導電性
の半導体基板１１である。
半導体（ＭＯＳ）装置１０の一部の断面図である。図１
に示すのは、上面１２と底面１３とを有するＰ型導電性
の半導体基板１１である。
【０００７】例えば、酸化物などの誘電材料の層１４
は、上面１２上に形成される。酸化物層１４を形成する
適切な方法に、熱酸化(thermal oxidation)がある。好
ましくは、酸化物層１４は、約１００オングストローム
から約１，０００オングストロームの範囲の厚さを有す
る。
は、上面１２上に形成される。酸化物層１４を形成する
適切な方法に、熱酸化(thermal oxidation)がある。好
ましくは、酸化物層１４は、約１００オングストローム
から約１，０００オングストロームの範囲の厚さを有す
る。
【０００８】多結晶シリコンの層１６は、例えば、化学
蒸着法を利用して酸化物層１４上に形成される。多結晶
シリコン層１６は、例えば、ホウ素などのＰ型導電性の
ドーパントまたは不純物材料でドーピングされる。一例
として、ホウ素濃度は１立方センチメートル当たり１０
20原子（原子／ｃｍ3）である。多結晶シリコン層１６
をドーピングする適切な方法には、注入(implantatio
n)，拡散(diffusion)，現場ドーピング(in situ dopin
g)などが含まれる。多結晶シリコン層１６の適切な厚さ
は、約２，５０００オングストロームから約５，０００
オングストロームの範囲である。多結晶シリコン層１６
の典型的な厚さは、約４，０００オングストロームであ
る。
蒸着法を利用して酸化物層１４上に形成される。多結晶
シリコン層１６は、例えば、ホウ素などのＰ型導電性の
ドーパントまたは不純物材料でドーピングされる。一例
として、ホウ素濃度は１立方センチメートル当たり１０
20原子（原子／ｃｍ3）である。多結晶シリコン層１６
をドーピングする適切な方法には、注入(implantatio
n)，拡散(diffusion)，現場ドーピング(in situ dopin
g)などが含まれる。多結晶シリコン層１６の適切な厚さ
は、約２，５０００オングストロームから約５，０００
オングストロームの範囲である。多結晶シリコン層１６
の典型的な厚さは、約４，０００オングストロームであ
る。
【０００９】誘電材料の層１７は、多結晶シリコン層１
６上に形成される。例えば、層１７は、ＴＥＯＳ(tetra
ethyl orthosilicate)の分解によって形成される酸化物
の層である。ＴＥＯＳの分解によって形成される酸化物
層は、一般にＴＥＯＳ層と呼ばれる。一例として、酸化
物層１７は、約５０オングストロームから約４００オン
グストロームの範囲の厚さを有し、約１５０オングスト
ロームの公称厚さを有する。
６上に形成される。例えば、層１７は、ＴＥＯＳ(tetra
ethyl orthosilicate)の分解によって形成される酸化物
の層である。ＴＥＯＳの分解によって形成される酸化物
層は、一般にＴＥＯＳ層と呼ばれる。一例として、酸化
物層１７は、約５０オングストロームから約４００オン
グストロームの範囲の厚さを有し、約１５０オングスト
ロームの公称厚さを有する。
【００１０】窒化シリコンの層１８は、例えば、ＬＰＣ
ＶＤ(Low Pressure Chemical VaporDeposition)法を利
用して酸化物層１７上に形成される。窒化シリコン層１
８の適切な厚さの範囲は、約１５０オングストロームか
ら約３５０オングストロームであり、窒化シリコン層１
８の公称厚さは約２５０オングストロームである。
ＶＤ(Low Pressure Chemical VaporDeposition)法を利
用して酸化物層１７上に形成される。窒化シリコン層１
８の適切な厚さの範囲は、約１５０オングストロームか
ら約３５０オングストロームであり、窒化シリコン層１
８の公称厚さは約２５０オングストロームである。
【００１１】燐ドーピング酸化物(phosphorus doped ox
ide)の層１９は、窒化シリコン層１８上に形成される。
燐ドーピング酸化物層１９の適切な厚さの範囲は、約
３，０００オングストロームから約５，０００オングス
トロームであり、燐ドーピング酸化物層１９の公称厚さ
は約４，０００オングストロームである。なお、層１
６，１７，１８，１９の厚さは本発明を制限するもので
はないことを理解されたい。
ide)の層１９は、窒化シリコン層１８上に形成される。
燐ドーピング酸化物層１９の適切な厚さの範囲は、約
３，０００オングストロームから約５，０００オングス
トロームであり、燐ドーピング酸化物層１９の公称厚さ
は約４，０００オングストロームである。なお、層１
６，１７，１８，１９の厚さは本発明を制限するもので
はないことを理解されたい。
【００１２】ここで図２を参照して、ゲート構造２１は
層１４，１６の部分から形成される。ゲート構造２１
は、例えば、燐ドーピング酸化物層１９にフォトレジス
トの層（図示せず）を塗布し、除去すべき燐ドーピング
酸化物層１９の部分を（例えば、フォトリソグラフィ法
を利用して）露出し、燐ドーピング酸化物層１９の露出
部分に異方性エッチングを施すことによって形成でき
る。さらに、燐ドーピング酸化物層１９の露出部分の下
にある窒化物層１８，酸化物層１７および多結晶シリコ
ン層１６の部分もエッチングされ、それにより酸化物層
１４の部分を露出し、側壁２２，２３を形成する。
層１４，１６の部分から形成される。ゲート構造２１
は、例えば、燐ドーピング酸化物層１９にフォトレジス
トの層（図示せず）を塗布し、除去すべき燐ドーピング
酸化物層１９の部分を（例えば、フォトリソグラフィ法
を利用して）露出し、燐ドーピング酸化物層１９の露出
部分に異方性エッチングを施すことによって形成でき
る。さらに、燐ドーピング酸化物層１９の露出部分の下
にある窒化物層１８，酸化物層１７および多結晶シリコ
ン層１６の部分もエッチングされ、それにより酸化物層
１４の部分を露出し、側壁２２，２３を形成する。
【００１３】被ドーピング領域２６は、例えば燐などの
Ｎ型導電性の不純物材料で基板１１の一部をドーピング
することによって形成される。さらに詳しくは、燐は基
板１１の一部に注入され、被ドーピング領域２６を形成
する。被ドーピング領域２６は、側壁２２，２３に横方
向に整合される。一例として、適切な注入パラメータの
セットには、Ｎ型不純物材料を約７．１ｘ１０13原子／
ｃｍ3〜約７．９ｘ１０13原子／ｃｍ3の範囲の線量(dos
e）および約１０５ｋｅＶ〜約１３５ｋｅＶの範囲の注
入エネルギで注入することを含む。
Ｎ型導電性の不純物材料で基板１１の一部をドーピング
することによって形成される。さらに詳しくは、燐は基
板１１の一部に注入され、被ドーピング領域２６を形成
する。被ドーピング領域２６は、側壁２２，２３に横方
向に整合される。一例として、適切な注入パラメータの
セットには、Ｎ型不純物材料を約７．１ｘ１０13原子／
ｃｍ3〜約７．９ｘ１０13原子／ｃｍ3の範囲の線量(dos
e）および約１０５ｋｅＶ〜約１３５ｋｅＶの範囲の注
入エネルギで注入することを含む。
【００１４】装置１０は、酸素を含有する雰囲気でアニ
ールされ、ここで酸素の部分圧は１１．８５トル以上で
ある。半導体装置間の閾値電圧のばらつきを低減すべく
最適化するため、酸素の部分圧は、好ましくは、約３６
トル以上である。好ましくは、このアニール処理は、約
１０８０°Ｃの温度で施され、酸素はアニール処理中に
雰囲気に供給される。酸化物層１４の厚さは、酸素含有
雰囲気で装置１０をアニールする結果により変化するこ
とがある。酸化物層１４の所望のまたは目標の厚さを達
成するため、雰囲気に供給される酸素は、アニール処理
が完了する前に遮断される。例えば、装置１０のアニー
ル処理が１時間要し、酸素の部分圧が約３６トルである
場合、雰囲気に供給される酸素は１８分後に遮断され、
約２３０オングストロームの酸化物層１４の目標厚さを
達成する。
ールされ、ここで酸素の部分圧は１１．８５トル以上で
ある。半導体装置間の閾値電圧のばらつきを低減すべく
最適化するため、酸素の部分圧は、好ましくは、約３６
トル以上である。好ましくは、このアニール処理は、約
１０８０°Ｃの温度で施され、酸素はアニール処理中に
雰囲気に供給される。酸化物層１４の厚さは、酸素含有
雰囲気で装置１０をアニールする結果により変化するこ
とがある。酸化物層１４の所望のまたは目標の厚さを達
成するため、雰囲気に供給される酸素は、アニール処理
が完了する前に遮断される。例えば、装置１０のアニー
ル処理が１時間要し、酸素の部分圧が約３６トルである
場合、雰囲気に供給される酸素は１８分後に遮断され、
約２３０オングストロームの酸化物層１４の目標厚さを
達成する。
【００１５】ここで図３を参照して、装置１０がアニー
ルされた後、被ドーピング領域２６はゲート構造２１の
下に延在する。被ドーピング領域２８は、例えば、ホウ
素などのＰ型導電性の不純物材料で被ドーピング領域２
６の一部をドーピングすることによって形成される。さ
らに詳しくは、ホウ素は被ドーピング領域２６の一部に
注入され、被ドーピング領域２８を形成する。被ドーピ
ング領域２８は、側壁２２，２３に横方向に整合され
る。一例として、適切な注入パラメータのセットには、
Ｐ型不純物材料を約０．９５ｘ１０15原子／ｃｍ3〜約
１．０５ｘ１０15原子／ｃｍ3の範囲の線量および約８
０ｋｅＶ〜約１００ｋｅＶの範囲の注入エネルギで注入
することを含む。
ルされた後、被ドーピング領域２６はゲート構造２１の
下に延在する。被ドーピング領域２８は、例えば、ホウ
素などのＰ型導電性の不純物材料で被ドーピング領域２
６の一部をドーピングすることによって形成される。さ
らに詳しくは、ホウ素は被ドーピング領域２６の一部に
注入され、被ドーピング領域２８を形成する。被ドーピ
ング領域２８は、側壁２２，２３に横方向に整合され
る。一例として、適切な注入パラメータのセットには、
Ｐ型不純物材料を約０．９５ｘ１０15原子／ｃｍ3〜約
１．０５ｘ１０15原子／ｃｍ3の範囲の線量および約８
０ｋｅＶ〜約１００ｋｅＶの範囲の注入エネルギで注入
することを含む。
【００１６】さらに図３を参照して、側壁スペーサ３１
は側壁２２，２３に沿って形成される。側壁スペーサ３
１を形成する方法は当業者に周知である。例えば、酸化
物側壁スペーサは、ゲート構造２１上および酸化物層１
４上に酸化物層を被着することによって形成できる。こ
の酸化物層は異方性エッチングが施され、ゲート構造上
の酸化物層の部分と、層１４上にある酸化物層の一部と
を除去し、かつ側壁２２，２３に沿った酸化物層の部分
を残す、すなわち、側壁スペーサ２１を残す。
は側壁２２，２３に沿って形成される。側壁スペーサ３
１を形成する方法は当業者に周知である。例えば、酸化
物側壁スペーサは、ゲート構造２１上および酸化物層１
４上に酸化物層を被着することによって形成できる。こ
の酸化物層は異方性エッチングが施され、ゲート構造上
の酸化物層の部分と、層１４上にある酸化物層の一部と
を除去し、かつ側壁２２，２３に沿った酸化物層の部分
を残す、すなわち、側壁スペーサ２１を残す。
【００１７】ゲート電極３３は、多結晶シリコン層１６
と接触して形成される。一例として、ゲート電極３３
は、層１７，１８，１９に開口部（図示せず）をエッチ
ングすることによって形成され、ここで開口部は側壁３
５，３６を有する。導電材料は、開口部内と、側壁３
５，３６に沿って設けられ、ゲート電極３３を形成す
る。ソース電極３８は、被ドーピング領域２６，２８と
接触して形成される。さらに詳しくは、ソース電極３８
は、上面１２およびスペーサ３１に沿って、またゲート
電極から離間して、導電材料を設けることによって形成
される。ドレイン電極３９は、底面１３と接触して形成
される。さらに詳しくは、ドレイン電極３９は、底面１
３に導電材料を設けることによって形成される。ゲート
電極３３，ソース電極３８およびドレイン電極３９の適
切な導電材料には、銅，アルミニウム，銅合金，アルミ
ニウム合金などがある。装置１０は、窒素を含有する雰
囲気内でアニールされる。このアニール工程は、約９０
０°Ｃの温度で実施される。
と接触して形成される。一例として、ゲート電極３３
は、層１７，１８，１９に開口部（図示せず）をエッチ
ングすることによって形成され、ここで開口部は側壁３
５，３６を有する。導電材料は、開口部内と、側壁３
５，３６に沿って設けられ、ゲート電極３３を形成す
る。ソース電極３８は、被ドーピング領域２６，２８と
接触して形成される。さらに詳しくは、ソース電極３８
は、上面１２およびスペーサ３１に沿って、またゲート
電極から離間して、導電材料を設けることによって形成
される。ドレイン電極３９は、底面１３と接触して形成
される。さらに詳しくは、ドレイン電極３９は、底面１
３に導電材料を設けることによって形成される。ゲート
電極３３，ソース電極３８およびドレイン電極３９の適
切な導電材料には、銅，アルミニウム，銅合金，アルミ
ニウム合金などがある。装置１０は、窒素を含有する雰
囲気内でアニールされる。このアニール工程は、約９０
０°Ｃの温度で実施される。
【００１８】なお、電極は電気コンタクトともいうこと
に留意されたい。さらに、ドレイン電極３９は、底面コ
ンタクト(bottom-side contact)ともいう。装置１０
は、ドレイン電極３９として底面コンタクトを有するも
のとして説明してきたが、これは本発明を制限するもの
ではなく、装置１０はドレイン電極３９として上面コン
タクト(top-side contact)を有してもよい。
に留意されたい。さらに、ドレイン電極３９は、底面コ
ンタクト(bottom-side contact)ともいう。装置１０
は、ドレイン電極３９として底面コンタクトを有するも
のとして説明してきたが、これは本発明を制限するもの
ではなく、装置１０はドレイン電極３９として上面コン
タクト(top-side contact)を有してもよい。
【００１９】図４は、本発明による半導体装置の製造方
法のフロー図５０を示す。例えば、ＭＯＳ装置１０（図
３）などの半導体装置を設計する際の開始ステップ５１
は、第１導電型の半導体基板、すなわち、Ｐ型導電性の
基板１１、を設ける。
法のフロー図５０を示す。例えば、ＭＯＳ装置１０（図
３）などの半導体装置を設計する際の開始ステップ５１
は、第１導電型の半導体基板、すなわち、Ｐ型導電性の
基板１１、を設ける。
【００２０】ステップ５３において、基板の上面の上に
絶縁材料の層が形成される。好ましくは、ステップ５３
の次に、ステップ５５が続き、絶縁材料の第１層の上に
第１導電型の半導体材料の層を形成することを含む。本
例に従って、酸化物層１４は基板１１の上面１２上に形
成され、多結晶シリコン層１６は酸化物層１４上に形成
される。
絶縁材料の層が形成される。好ましくは、ステップ５３
の次に、ステップ５５が続き、絶縁材料の第１層の上に
第１導電型の半導体材料の層を形成することを含む。本
例に従って、酸化物層１４は基板１１の上面１２上に形
成され、多結晶シリコン層１６は酸化物層１４上に形成
される。
【００２１】ステップ５７において、第２導電型の被ド
ーピング領域が半導体基板の一部に形成される。本例で
は、Ｎ型導電性の被ドーピング領域２６が基板１１の一
部に形成される。好ましくは、ステップ５７の次に、ス
テップ５９が続き、酸素の部分圧が１１．８５トル以上
であるところの酸素含有雰囲気で、ＭＯＳ装置１０をア
ニールすることを含む。
ーピング領域が半導体基板の一部に形成される。本例で
は、Ｎ型導電性の被ドーピング領域２６が基板１１の一
部に形成される。好ましくは、ステップ５７の次に、ス
テップ５９が続き、酸素の部分圧が１１．８５トル以上
であるところの酸素含有雰囲気で、ＭＯＳ装置１０をア
ニールすることを含む。
【００２２】ＭＯＳ装置１０を一例として用いて、方法
５０のステップについて説明したが、これは本発明を制
限するものではない。例えば、方法５０のステップは、
バイポーラ装置および集積回路にも適用できる。
５０のステップについて説明したが、これは本発明を制
限するものではない。例えば、方法５０のステップは、
バイポーラ装置および集積回路にも適用できる。
【００２３】以上、半導体装置の製造方法が提供された
ことが理解されよう。本発明の効果は、装置間の閾値電
圧のばらつきを低減する半導体装置の製造方法を提供す
ることである。さらに、この方法は標準的な半導体処理
手法と整合性がある。
ことが理解されよう。本発明の効果は、装置間の閾値電
圧のばらつきを低減する半導体装置の製造方法を提供す
ることである。さらに、この方法は標準的な半導体処理
手法と整合性がある。
【図１】本発明による処理中の半導体装置の一部の断面
図である。
図である。
【図２】処理の以降の段階における図１の半導体装置の
断面図である。
断面図である。
【図３】処理のさらに以降の段階における図２の半導体
装置の断面図である。
装置の断面図である。
【図４】本発明による半導体装置の製造方法のフロー図
である。
である。
１０ 金属酸化物半導体（ＭＯＳ）装置 １１ 半導体基板 １２ 上面 １３ 底面 １４ 誘電材料の層（酸化物層） １６ 多結晶シリコンの層 １７ 誘電材料の層（ＴＥＯＳ層） １８ 窒化シリコン層 １９ 燐ドーピング酸化物の層 ２１ ゲート構造 ２２，２３ 側壁 ２６ 被ドーピング領域 ２８ 被ドーピング領域 ３１ 側壁スペーサ ３３ ゲート電極 ３５，３６ 側壁 ３８ ソース電極 ３９ ドレイン電極
Claims (3)
- 【請求項１】 半導体装置（１０）の製造方法（５０）
であって：第１導電型であり、かつ第１主面（１２）お
よび第２主面（１３）を有する半導体基板（１１）を設
ける段階；前記第１主面（１２）上に、絶縁材料の第１
層（１４）を形成する段階；前記絶縁材料の第１層（１
４）上に、第１導電型の半導体材料の層（１６）を形成
する段階；前記半導体基板（１１）の一部に、第２導電
型の第１被ドーピング領域（２６）を形成する段階；お
よび酸素の部分圧が１１．８５トル以上であるところの
酸素含有雰囲気で、前記半導体基板（１１）をアニール
する段階；によって構成されることを特徴とする半導体
装置（１０）の製造方法（５０）。 - 【請求項２】 半導体装置の製造方法（５０）であっ
て：上面（１２）と、底面（１３）と、前記上面に形成
されたゲート構造（２１）とを有する半導体基板（１
１）を形成する段階であって、前記ゲート構造（２１）
は第一側壁（２２）および第２側壁（２３）を有する、
段階；少なくとも前記第１側壁（２２）に整合された被
ドーピング領域（２６）を前記半導体基板（１１）に形
成する段階；および酸素の部分圧が１１．８５トル以上
であるところの酸素含有雰囲気で、前記半導体基板（１
１）をアニールする段階；によって構成されることを特
徴とする半導体装置の製造方法（５０）。 - 【請求項３】 絶縁ゲート電界効果トランジスタ（１
０）の製造方法（５０）であって：第１導電型であり、
かつ第１主面（１２）および第２主面（１３）を有する
半導体基板（１１）を設ける段階；第１側壁（２２）お
よび第２側壁（２３）を有するゲート構造（２１）を前
記第１主面上に形成する段階；前記第１側壁（２２）お
よび第２側壁（２３）に整合された第２導電型の第１被
ドーピング領域を前記半導体基板（１１）に形成する段
階；酸素の部分圧が１１．８５トル以上であるところの
酸素含有雰囲気で前記半導体基板（１１）をアニールす
る段階；および前記ゲート構造（２１）に対するゲート
・コンタクト（３３）と、前記第１被ドーピング領域
（２６）に対するソース・コンタクト（３８）と、前記
第２主面に対するドレイン・コンタクト（３９）とを形
成する段階；によって構成されることを特徴とする絶縁
ゲート電界効果トランジスタ（１０）の製造方法（５
０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/055,457 US6022784A (en) | 1998-04-06 | 1998-04-06 | Method for manufacturing a semiconductor device |
| US055457 | 1998-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330470A true JPH11330470A (ja) | 1999-11-30 |
Family
ID=21997938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11097224A Pending JPH11330470A (ja) | 1998-04-06 | 1999-04-05 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6022784A (ja) |
| JP (1) | JPH11330470A (ja) |
| KR (1) | KR100569614B1 (ja) |
| TW (1) | TW402763B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204198B1 (en) * | 1998-11-24 | 2001-03-20 | Texas Instruments Incorporated | Rapid thermal annealing of doped polycrystalline silicon structures formed in a single-wafer cluster tool |
| CN101192539B (zh) * | 2006-11-28 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | 器件制作方法及器件电性能的调整方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4133701A (en) * | 1977-06-29 | 1979-01-09 | General Motors Corporation | Selective enhancement of phosphorus diffusion by implanting halogen ions |
| US4784975A (en) * | 1986-10-23 | 1988-11-15 | International Business Machines Corporation | Post-oxidation anneal of silicon dioxide |
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
| US5405791A (en) * | 1994-10-04 | 1995-04-11 | Micron Semiconductor, Inc. | Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers |
| US5637514A (en) * | 1995-10-18 | 1997-06-10 | Micron Technology, Inc. | Method of forming a field effect transistor |
-
1998
- 1998-04-06 US US09/055,457 patent/US6022784A/en not_active Expired - Fee Related
-
1999
- 1999-03-29 TW TW088104929A patent/TW402763B/zh not_active IP Right Cessation
- 1999-04-02 KR KR1019990011560A patent/KR100569614B1/ko not_active IP Right Cessation
- 1999-04-05 JP JP11097224A patent/JPH11330470A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100569614B1 (ko) | 2006-04-11 |
| US6022784A (en) | 2000-02-08 |
| KR19990082875A (ko) | 1999-11-25 |
| TW402763B (en) | 2000-08-21 |
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