JP4320167B2 - 半導体素子及びシリコン酸化窒化膜の製造方法 - Google Patents
半導体素子及びシリコン酸化窒化膜の製造方法 Download PDFInfo
- Publication number
- JP4320167B2 JP4320167B2 JP2002360865A JP2002360865A JP4320167B2 JP 4320167 B2 JP4320167 B2 JP 4320167B2 JP 2002360865 A JP2002360865 A JP 2002360865A JP 2002360865 A JP2002360865 A JP 2002360865A JP 4320167 B2 JP4320167 B2 JP 4320167B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- horizontal plane
- semiconductor element
- plane
- oxynitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 95
- 229910052710 silicon Inorganic materials 0.000 title claims description 95
- 239000010703 silicon Substances 0.000 title claims description 95
- 239000004065 semiconductor Substances 0.000 title claims description 84
- 238000004519 manufacturing process Methods 0.000 title description 34
- 238000000034 method Methods 0.000 title description 28
- 239000000758 substrate Substances 0.000 claims description 57
- 239000007789 gas Substances 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052743 krypton Inorganic materials 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000005284 excitation Effects 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 150000002500 ions Chemical group 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005459 micromachining Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びシリコン酸化窒化膜の製造方法に関する。更に詳しくは、本発明は、３次元的な構造を有する半導体基板上に形成されるＭＯＳトランジスタのような半導体素子及びシリコン酸化窒化膜の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタやメモリセル等の半導体素子は、高集積化実現のために、Ｊ．Ｒ．Ｂｒｅｗｓの提案によるスケーリング則に従って微細化されてきた。しかし、微細化が進むにつれて実際の素子では、トンネル絶縁膜の薄膜化によるリーク電流の増加、ソース／ドレイン拡散層の接合深さＸｊを浅くすることによる拡散抵抗の増加、ショートチャネル効果の発生、ソース／ドレイン間のパンチスルー耐圧の低下等の微細化に対する大きな課題が発生している。
【０００３】
この課題に対して、半導体基板を３次元形状に加工し、素子の投影面積を縮小しながら、実効的な素子の寸法を確保する３次元半導体素子が提案されてきた。この従来技術の１例である特開平５−１０２４８０号公報（特許文献１）に記載された半導体基板を溝状に掘り下げた構造をＭＯＳトランジスタのチャンネルとして利用する技術を図３２を用いて説明する。
【０００４】
図３２のＭＯＳトランジスタは、第１導電型シリコン基板１上の溝（深さ０．４〜０．６μｍ）の表面にゲート酸化膜２０を有し、ゲート酸化膜２０を介して溝をゲート電極材料で埋め込むことにより溝型ゲート６が形成されている。更に、溝型ゲート６を挟んで、第２導電型のソース８及びドレイン９が形成されている。ソース８及びドレイン９の少なくとも一方は、第１導電型不純物領域１０と基板の深さ方向で隣接している。第１導電型不純物領域１０は、シリコン基板１より高い不純物濃度を有している。このＭＯＳトランジスタのチャネル領域は、少なくとも一部が第１導電型不純物領域１０以外の部分に形成されている。
【０００５】
上記構成により、チャネル領域を半導体基板に対して深さ方向に伸ばすことが可能である。更に、短チャンネル効果による閾値電圧の低下やオフ電流の劣化を防止しながら、ゲート電極の配置面積を小さくすることができる。また、ソース８及びドレイン９からの空乏層の伸びを抑制してパンチスルー耐圧を向上させることができる。
【０００６】
【特許文献１】
特開平５−１０２４８０号公報
【０００７】
【発明が解決しようとする課題】
上記構造において、溝の側面（非水平面）はシリコン基板の（１１０）面、溝の側面と底辺が接する連結領域は（１１１）面、溝の底辺（水平面）は（１００）面に該当する。ここで、ゲート酸化膜は熱酸化法で形成されるが、この場合、（１１０）面及び（１１１）面は、（１００）面よりシリコン基板とゲート酸化膜間に界面準位が多く存在していることが知られている。そのため側面や連結領域に存在する界面準位は、キャリアの移動度を低下させたり、閾値電圧を変動させたりする等の半導体素子の特性に深刻な影響を与えていた。
また、溝の側面である（１１０）面は底辺の（１００）面に対して酸化レートが３０〜１００％高いことが知られている。そのため、溝の側面のゲート酸化膜の厚膜化によりチャネル領域の反転電圧が高くなり、ＭＯＳトランジスタの駆動性能が低下するという課題があった。
【０００８】
更に、連結領域の（１１１）面においては、絶縁破壊電界が底辺の（１００）面に比べて低くいため、ゲート酸化膜の信頼性に問題があった。
加えて、従来の熱酸化法では面方位の異なるシリコン基板表面の交差部分（連結領域）の角度（すなわち、側面と底辺の角度）が直角に近いほど、交差部分に形成されるゲート酸化膜の薄膜化が顕著になる。そのため、交差部分の曲率を大きくし、かつ、側面を水平面に対して９０°よりも大きな角度をつける必要がある。その結果、交差部分の投影面積が大きくなるので、半導体素子の寸法が大きくなり、ＬＳＩ全体の素子集積度が大きく低下していた。
【０００９】
【課題を解決するための手段】
かくして本発明によれば、溝の側面としての非水平面、溝の底面としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板と、前記非水平面、水平面及び連結領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とからなり、ゲート絶縁膜が、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜で構成されていることを特徴とする半導体素子が提供される。
また、本発明によれば、窒素原子を分子中に含むガス、酸素、及び希ガスを含む雰囲気中でプラズマを励起することにより、溝の側面としての非水平面、溝の底辺としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板上に、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を形成することを特徴とするシリコン酸化窒化膜の製造方法が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体素子は、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備えるシリコン系半導体基板と、前記段差の少なくとも一部に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とからなる。更に、ゲート絶縁膜は、少なくとも一部に１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を全体又は一部に含んでいる。
本発明で使用できるシリコン系半導体基板としては、特に限定されないが、例えばシリコン基板、シリコンゲルマニウム基板等が挙げられる。シリコン系半導体基板は、ｐ型又はｎ型の導電型を有していることが好ましい。ｐ型の導電型を与える不純物としては、ホウ素、フッ化ホウ素等が挙げられ、ｎ型の導電型を与える不純物としては、リン、砒素等が挙げられる。
【００１１】
半導体基板は、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備えている。この段差は、例えば溝の場合、側面が一対の非水平面に、底面が水平面に、側面と底面の間の領域が一対の連結領域に相当する。更に、シリコン系半導体基板の場合、一般的に、非水平面は基板の（１１０）面、連結領域は（１１１）面、水平面は（１００）面に該当する。なお、溝以外の段差としては、壁状、柱状等が挙げられる。
段差の高さは、特に限定されないが、０．１〜０．５μｍであることが好ましい。また、段差が溝により構成される場合は、溝の幅が微細加工技術で形成可能な最小幅であることが好ましい。更に、水平面に投射した連結領域の幅は、微細加工技術で形成可能な最小幅の１／３〜１／１０であることが好ましく、垂直面に投射した連結領域の幅は、微細加工技術で形成可能な最小幅の１／３〜１／１０であることが好ましい。
【００１２】
本発明では、上記段差の少なくとも一部にゲート絶縁膜が形成される。本発明では、ゲート絶縁膜は、少なくとも一部に１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を含んでいる。
ここで、ゲート絶縁膜は、段差の少なくとも一部に形成されていさえすれば、特に限定されず、非水平面、連結領域又は水平面のみ、非水平面及び連結領域の両面、連結領域及び水平面の両面、段差全面のいずれかに形成することができる。この内、全面に形成するほうが、形成工程を簡略化できるので好ましい。
【００１３】
更に、ゲート絶縁膜は、全面又は一部が、シリコン酸化窒化膜から構成されているが、シリコン酸化窒化膜以外のゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜等が挙げられる。また、シリコン酸化窒化膜は、少なくともゲート電極と接する位置に形成されていることが好ましい。
また、希ガス元素は、シリコン酸化窒化膜の少なくとも一部に含まれていればよく、全面に含まれていてもよい。ここで、希ガス元素は、酸窒化に寄与するラジカル生成効率の観点から、Ｋｒ又はＡｒであることが好ましい。なお、希ガス元素の面密度が１０10ｃｍ-2未満である場合、シリコン酸化窒化膜の化学量論的組成が理想から大きく外れ、シリコン酸化窒化膜の生成レートが大幅に低下し、所望の性能を発揮できないので好ましくない。より好ましい面密度は、１０10ｃｍ-2以上である。なお、面密度は、２次イオン質量分析計（ＳＩＭＳ）により測定し、希ガスの流量、ＤＣバイアス、ＲＦパワー、真空度等の製造条件を調整することにより所定の値に設定することができる。
【００１４】
希ガス元素を含むシリコン酸化窒化膜の形成方法は、例えば、窒素ガスもしくは窒素原子含有化合物ガス、酸素ガス、及び、希ガスを含む雰囲気中で、シリコン系半導体基板を構成するＳｉ原子を同時に直接酸化及び窒化する方法が挙げられる。特に、マイクロ波によりプラズマを励起しつつ酸化及び窒化することが好ましい。
マイクロ波によるプラズマの励起手段としては、マイクロ波を処理室内に導入することができさえすれば特に限定されず公知の方法が挙げられ、例えば、ラジアルラインスロットアンテナを用いたプラズマ装置が挙げられる。
また、窒素原子含有化合物ガスとしては、ＮＨ3等が挙げられる。
【００１５】
例えば、希ガスがＫｒ、窒素原子含有化合物ガスがＮＨ3の場合、雰囲気中の各ガスの流量比が、８９〜９９％／０．１〜１０％／１〜１０％（Ｋｒ／ＮＨ3／Ｏ2）であることが好ましい。
供給するマイクロ波の周波数は、９００ＭＨｚ以上、１０ＧＨｚ以下の範囲であることが好ましい。
【００１６】
特に、基板温度５５０℃以下（例えば、２００〜５５０℃）の低温でマイクロ波励起の高密度プラズマを用いてシリコン酸化窒化膜を形成することが好ましい。すなわち、シリコン系半導体基板上にＯラジカル単独あるいは、ＯラジカルとＮＨラジカルあるいは、ＯラジカルとＮラジカルとＨラジカルの混合窒化種によりシリコンを酸化窒化することにより、公知の熱酸化により形成されるシリコン酸化膜と同等もしくは優れたシリコン−絶縁膜界面特性、耐リーク電流特性を有しつつ、より優れたＣｈａｒｇｅ−ｔｏ−Ｂｒｅａｋｄｏｗｎ特性を有する薄いシリコン酸化窒化膜を５５０℃以下（例えば、４００〜５００℃）という低温で形成することができる。この方法でシリコン酸化窒化膜を形成することにより、シリコン系半導体基板とシリコン酸化窒化膜間の界面の粗さが大きく改善され、シリコン系半導体基板表面の電子移動度を大幅に向上することができる。
【００１７】
なお、シリコン酸化窒化膜の形成中において、窒素ガスもしくは窒素原子含有化合物ガスと酸素ガスの流量比を変えることで、シリコン酸化窒化膜中の酸素濃度ピーク及び／又は窒素濃度ピークを深さ方向に変化させることも可能である。
次に、ゲート絶縁膜上にはゲート電極が形成されている。ゲート電極としては、例えば、アルミニウム、銅等の金属層、ポリシリコン層、高融点金属（チタン、タングステン等）のシリサイド層、これらの積層体が挙げられる。また、ゲート電極は、ゲート絶縁膜上に位置しさえすれば、段差全面を覆っていてもよく、ゲート絶縁膜上の一部を覆っていてもよい。
【００１８】
上記手法を用いてゲート絶縁膜としてのシリコン酸化窒化膜を形成することにより、図３３に示すように連結領域のシリコン系半導体基板面方位（１１１）面（非水平面と同程度）の界面準位密度を、従来の熱酸化法に比べて大幅に低減し、底辺部（１００）面と同程度に抑えることができる。これにより、非水平面におけるキャリアの移動度の低下やトラップサイトによる閾値電圧変動を抑えることができる。なお、図３３の界面準位密度は、アルミゲートＭＯＳキャパシタのＣ−Ｖ特性を基に算出した値である。
【００１９】
また、図３４に示すように連結領域の（１１１）面（非水平面と同程度）の酸化レートが、水平面の（１００）面とある一定の膜厚までほぼ一致している。ゆえに非水平面のゲート酸化膜の厚膜化によるチャネル反転電圧の上昇を抑え、駆動能力を向上させることができる。図３４における膜厚の測定は、光学的手法による。
そして図３５に示すように、連結領域の（１１１）面の絶縁破壊電界は熱酸化法による酸化膜と比較して向上し、ゲート絶縁膜の信頼性を向上させることができる。なお、図３５の絶縁破壊電界は、膜厚５ｎｍのＭＯＳキャパシタを判定電流１Ａ／ｃｍ2で測定した値を意味し、図中Ｋｒ／Ｏ2は本発明の方法を、Ｄｒｙは従来の熱酸化法を意味する。
【００２０】
また、図３６（ａ）及び（ｂ）の断面ＴＥＭ写真に示すように、本発明による連結領域の酸化膜（図３６（ａ））が熱酸化法（図３６（ｂ））に比べて均一であり、スロープを除去することによってＬＳＩの集積度を向上させることができる。
なお、本発明の半導体素子は、ゲート電極及び対応するチャネル領域が、非水平面の少なくとも一部を含むＭＯＳトランジスタやメモリセルに対して適用可能である。
【００２１】
【実施例】
実施例１
まず、プラズマを用いた低温でのシリコン酸化窒化膜の形成方法について述べる。図１は、シリコン酸化窒化膜を形成するための、ラジアルラインスロットアンテナを用いた装置の１例を示す概略断面図である。
本実施例においては、シリコン酸化窒化膜形成のためにＫｒをプラズマ励起ガスとして使用する。真空容器（処理室）２１内を真空にし、シャワープレート２２から、Ｋｒガス、ＮＨ3ガス、Ｏ2ガスを導入し処理室内の圧力を１Ｔｏｒｒ程度に設定する。シリコンウェーハ等の円形状の基板２３を加熱機構を持つ試料台２４にのせ、試料の温度が４００℃程度になるように設定する。
【００２２】
同軸導波管２５から、ラジアルラインスロットアンテナ２６、誘電体板２７をとおして、処理室内に２．４５ＧＨｚのマイクロ波を供給し、処理室２１内に高密度のプラズマを生成する。シャワープレート２２と基板２３の間隔は、６０ｍｍとする。この間隔は狭いほうがより高速な成膜が可能になる。上記条件で形成されたシリコン酸化窒化膜は、１０10ｃｍ-2以上の面密度のＫｒを含んでいる。
このように、１０10ｃｍ-2以上の面密度のＫｒを含むことがシリコン酸化窒化膜の電気的特性、信頼性の改善に寄与している。具体的には、以下の理由により改善されると考えられる。
【００２３】
まず、Ｋｒ、ＮＨ3、Ｏ2の混合ガスの高密度励起プラズマ中では、中間励起状態にある原子状クリプトンＫｒ＊により、原子状窒素水素ＮＨ＊及び原子状酸素Ｏ＊が効率よく発生する（＊はラジカルを意味する）。このＮＨラジカルにより基板表面は窒化され、同時に、Ｏラジカルにより酸化される。本実施例のシリコン酸化窒化によれば、シリコンの面方位を選ばず、（１００）面でも（１１１）面でも（１１０面）でも低温で高品質なシリコン酸化窒化膜を形成することが可能になる。
更に、シリコン酸化窒化膜中や、シリコン半導体基板とシリコン酸化窒化膜との界面でのストレスが緩和されるので、シリコン酸化窒化膜中の固定電荷や界面順位密度が低減される。その結果、電気的特性、信頼性が大幅に改善される。
【００２４】
実施例２
次に、図９に示した本発明の半導体素子（ＭＯＳトランジスタ）の第１の実施例について詳細に説明する。なお、以下ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図２に示すようにシリコン基板１に例えばボロンやＢＦ２を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
次に、図３に示すようにレジストをリソグラフィー技術を用いてパターニングしてレジストパターン３とする。
次いで、図４に示すようにシリコン基板１を深さ１２０ｎｍ〜５００ｎｍ程度エッチング除去して溝を形成する。この後、レジストパターン３を剥離する。
【００２５】
次いで、図５に示すように、実施例１と同様のマイクロ波励起によるＫｒプラズマを用いた方法でゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。
次いで、図６に示すようにポリシリコン層５を溝に埋め込む。更に、溝の上部コーナーが完全に露出するまでエッチバックを行うことで、図７に示すように溝型ゲート６を形成する。
その後、図８に示すように、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の条件でイオン注入７する。
次に注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことで、図９に示すようにソース８及びドレイン９を形成する。以上の工程により本発明のＮＭＯＳトランジスタが製造される。
【００２６】
実施例２
本発明の半導体素子（ＭＯＳトランジスタ）の第２の実施例について詳細に説明する。なお、以下の説明ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図１０に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
次に、シリコン基板１をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。さらにレジストパターン３を用いて該シリコン窒化膜１３及びシリコン酸化膜１２をパターニングする（図１１）。
【００２７】
次いで、図１２に示すようにシリコン基板１を深さ１２０〜５００ｎｍ程度エッチング除去して溝を形成する。この後、レジストパターン３を剥離する。
次いで、図１３に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上の面密度のＫｒが含まれている。
【００２８】
次いで、図１４に示すようにポリシリコン層５を溝に埋め込む。
次に、前述のマスク材料の表面が完全に露出するまでエッチバックを行うことで、図１５に示すように溝型ゲート６が形成される。その後、マスク材料の一部のシリコン窒化膜１２を除去する。
この後、図１６に示すように、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の注入条件でイオン注入７を行う。
次に、注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことで、図１７に示すようにソース８及びドレイン９が形成される。以上の工程により本発明のＭＯＳトランジスタが製造される。
【００２９】
実施例３
本発明の半導体素子（ＭＯＳトランジスタ）の第３の実施例として、図２４に示すようなシリコン基板の非水平面をチャンネルとして活用する場合について詳細に説明する。なお、以下の説明ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図１８に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
【００３０】
次に、シリコン基板をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。さらにレジストパターン３を用いて該シリコン窒化膜１２及びシリコン酸化膜１１をパターニングする（図１９）。
次いで、図２０に示すように、前述のマスク材料の存在する領域を残して対象デバイス形成領域のシリコン基板１全体を、深さ１２０〜５００ｎｍ程度エッチングする。これにより、シリコン基板に柱状構造を形成することができる。
【００３１】
次いで、レジストパターン３を剥離する。
更に、図２１に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上面密度のＫｒが含まれている。
次いで、図２２に示すようにポリシリコン層５を堆積させる。
更に、前述のマスク材料の表面が完全に露出するまでエッチバックを行うことにより、図２３に示すように、シリコン半導体の柱状構造の側壁（非水平面）にゲート６が形成される。
【００３２】
その後、マスク材料の一部であるシリコン窒化膜１３を除去した後、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の注入条件でイオン注入７を行う。次に注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことでソース８及びドレイン９を形成する（図２４）。以上の工程により、非水平面にチャネル領域を有する本発明のＭＯＳトランジスタが製造される。
【００３３】
実施例４
図３１に示した本発明の半導体素子（ＭＯＳトランジスタ）の第４の実施例のについて詳細に説明する。なお、以下ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図２５に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入を行う。更に、砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の条件でイオン注入することでドレイン領域９を、燐あるいは砒素を３００〜８００ＫｅＶ、１ｅ１３〜５ｅ１４ｉｏｎｓ／ｃｍ2の条件でイオン注入することでソース領域８を形成する。
【００３４】
次に、シリコン基板をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。更に、レジストパターン３を用いて該シリコン窒化膜１２及びシリコン酸化膜１１をパターニングする（図２６）。
次いで、図２７に示すようにシリコン基板１を、シリコン結晶面方位（１１１）面に対してエッチング速度が最も低くなる異方性のエッチング液を用いて、深さ１２０〜５００ｎｍ程度エッチング除去することにより、（１１１）面に配向したＶ字型の溝が形成される。
【００３５】
この後、レジストパターン３を剥離する。次いで、図２８に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上の面密度のＫｒが含まれている。
次いで、図２９に示すようにポリシリコン層５を埋め込む。
更に、前述のマスク材料の表面が完全に露出するまでエッチバックを行い、図３０に示すように溝型ゲート６が形成される、以上の工程により、本発明のＭＯＳトランジスタが製造される。この実施例でのチャネルは、図３１におけるａで示した箇所に形成される。
【００３６】
【発明の効果】
以上のように、本発明によれば、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備える３次元形状基板の非水平面と連結領域において、界面準位の存在により生じるキャリアの移動度の低下や、閾値電圧変動など、半導体素子特性の深刻な影響を解決できる。
また、溝型形状の非水平面の（１１０）面及び連結領域の（１１１）面が水平面の（１００）面に対して酸化窒化レートが等しいため、ゲート酸化窒化膜（シリコン酸化窒化膜）の表面全域での膜厚均一化による半導体素子の駆動性能の向上が可能になる。加えて、（１１０）面、（１１１）面等、非（１００）面基板表面におけるゲート酸化窒化膜の信頼性を水平面の（１００）面と同等まで向上させることができる。
この結果、３次元の半導体素子の駆動性能の向上と高信頼化を実現することができる。
【図面の簡単な説明】
【図１】ラジアルスロットアンテナを用いたプラズマ装置の概念図である。
【図２】本発明の半導体素子の製造工程を示す概略断面図である。
【図３】本発明の半導体素子の製造工程を示す概略断面図である。
【図４】本発明の半導体素子の製造工程を示す概略断面図である。
【図５】本発明の半導体素子の製造工程を示す概略断面図である。
【図６】本発明の半導体素子の製造工程を示す概略断面図である。
【図７】本発明の半導体素子の製造工程を示す概略断面図である。
【図８】本発明の半導体素子の製造工程を示す概略断面図である。
【図９】本発明の半導体素子の製造工程を示す概略断面図である。
【図１０】本発明の半導体素子の製造工程を示す概略断面図である。
【図１１】本発明の半導体素子の製造工程を示す概略断面図である。
【図１２】本発明の半導体素子の製造工程を示す概略断面図である。
【図１３】本発明の半導体素子の製造工程を示す概略断面図である。
【図１４】本発明の半導体素子の製造工程を示す概略断面図である。
【図１５】本発明の半導体素子の製造工程を示す概略断面図である。
【図１６】本発明の半導体素子の製造工程を示す概略断面図である。
【図１７】本発明の半導体素子の製造工程を示す概略断面図である。
【図１８】本発明の半導体素子の製造工程を示す概略断面図である。
【図１９】本発明の半導体素子の製造工程を示す概略断面図である。
【図２０】本発明の半導体素子の製造工程を示す概略断面図である。
【図２１】本発明の半導体素子の製造工程を示す概略断面図である。
【図２２】本発明の半導体素子の製造工程を示す概略断面図である。
【図２３】本発明の半導体素子の製造工程を示す概略断面図である。
【図２４】本発明の半導体素子の製造工程を示す概略断面図である。
【図２５】本発明の半導体素子の製造工程を示す概略断面図である。
【図２６】本発明の半導体素子の製造工程を示す概略断面図である。
【図２７】本発明の半導体素子の製造工程を示す概略断面図である。
【図２８】本発明の半導体素子の製造工程を示す概略断面図である。
【図２９】本発明の半導体素子の製造工程を示す概略断面図である。
【図３０】本発明の半導体素子の製造工程を示す概略断面図である。
【図３１】本発明の半導体素子の概略断面図である。
【図３２】従来の半導体素子の概略断面図である。
【図３３】本発明の半導体素子のラジカル酸化窒化と熱酸化による界面準位密度の面方位依存性を示すグラフである。
【図３４】本発明の半導体素子のラジカル酸化窒化と熱酸化による酸化レートの面方位依存性を示すグラフである。
【図３５】本発明の半導体素子のラジカル酸化窒化と熱酸化による絶縁破壊電界の面方位依存性を示すグラフである。
【図３６】本発明の半導体素子のラジカル酸化窒化と熱酸化によるコーナー部の断面ＴＥＭ写真を示す図である。
【符号の説明】
１ シリコン基板
２、７ イオン注入
３ レジストパターン
４ ゲート酸化窒化膜
５ ポリシリコン層
６ ゲート
８ ソース
９ ドレイン
１０ 第１導電型不純物領域
１１ シリコン酸化膜
１２ シリコン窒化膜
２０ ゲート酸化膜
２１ 真空容器（処理室）
２２ シャワープレート
２３ 基板
２４ 試料台
２５ 同軸導波管
２６ ラジアルラインスロットアンテナ
２７ 誘電体板
【発明の属する技術分野】
本発明は、半導体素子及びシリコン酸化窒化膜の製造方法に関する。更に詳しくは、本発明は、３次元的な構造を有する半導体基板上に形成されるＭＯＳトランジスタのような半導体素子及びシリコン酸化窒化膜の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタやメモリセル等の半導体素子は、高集積化実現のために、Ｊ．Ｒ．Ｂｒｅｗｓの提案によるスケーリング則に従って微細化されてきた。しかし、微細化が進むにつれて実際の素子では、トンネル絶縁膜の薄膜化によるリーク電流の増加、ソース／ドレイン拡散層の接合深さＸｊを浅くすることによる拡散抵抗の増加、ショートチャネル効果の発生、ソース／ドレイン間のパンチスルー耐圧の低下等の微細化に対する大きな課題が発生している。
【０００３】
この課題に対して、半導体基板を３次元形状に加工し、素子の投影面積を縮小しながら、実効的な素子の寸法を確保する３次元半導体素子が提案されてきた。この従来技術の１例である特開平５−１０２４８０号公報（特許文献１）に記載された半導体基板を溝状に掘り下げた構造をＭＯＳトランジスタのチャンネルとして利用する技術を図３２を用いて説明する。
【０００４】
図３２のＭＯＳトランジスタは、第１導電型シリコン基板１上の溝（深さ０．４〜０．６μｍ）の表面にゲート酸化膜２０を有し、ゲート酸化膜２０を介して溝をゲート電極材料で埋め込むことにより溝型ゲート６が形成されている。更に、溝型ゲート６を挟んで、第２導電型のソース８及びドレイン９が形成されている。ソース８及びドレイン９の少なくとも一方は、第１導電型不純物領域１０と基板の深さ方向で隣接している。第１導電型不純物領域１０は、シリコン基板１より高い不純物濃度を有している。このＭＯＳトランジスタのチャネル領域は、少なくとも一部が第１導電型不純物領域１０以外の部分に形成されている。
【０００５】
上記構成により、チャネル領域を半導体基板に対して深さ方向に伸ばすことが可能である。更に、短チャンネル効果による閾値電圧の低下やオフ電流の劣化を防止しながら、ゲート電極の配置面積を小さくすることができる。また、ソース８及びドレイン９からの空乏層の伸びを抑制してパンチスルー耐圧を向上させることができる。
【０００６】
【特許文献１】
特開平５−１０２４８０号公報
【０００７】
【発明が解決しようとする課題】
上記構造において、溝の側面（非水平面）はシリコン基板の（１１０）面、溝の側面と底辺が接する連結領域は（１１１）面、溝の底辺（水平面）は（１００）面に該当する。ここで、ゲート酸化膜は熱酸化法で形成されるが、この場合、（１１０）面及び（１１１）面は、（１００）面よりシリコン基板とゲート酸化膜間に界面準位が多く存在していることが知られている。そのため側面や連結領域に存在する界面準位は、キャリアの移動度を低下させたり、閾値電圧を変動させたりする等の半導体素子の特性に深刻な影響を与えていた。
また、溝の側面である（１１０）面は底辺の（１００）面に対して酸化レートが３０〜１００％高いことが知られている。そのため、溝の側面のゲート酸化膜の厚膜化によりチャネル領域の反転電圧が高くなり、ＭＯＳトランジスタの駆動性能が低下するという課題があった。
【０００８】
更に、連結領域の（１１１）面においては、絶縁破壊電界が底辺の（１００）面に比べて低くいため、ゲート酸化膜の信頼性に問題があった。
加えて、従来の熱酸化法では面方位の異なるシリコン基板表面の交差部分（連結領域）の角度（すなわち、側面と底辺の角度）が直角に近いほど、交差部分に形成されるゲート酸化膜の薄膜化が顕著になる。そのため、交差部分の曲率を大きくし、かつ、側面を水平面に対して９０°よりも大きな角度をつける必要がある。その結果、交差部分の投影面積が大きくなるので、半導体素子の寸法が大きくなり、ＬＳＩ全体の素子集積度が大きく低下していた。
【０００９】
【課題を解決するための手段】
かくして本発明によれば、溝の側面としての非水平面、溝の底面としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板と、前記非水平面、水平面及び連結領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とからなり、ゲート絶縁膜が、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜で構成されていることを特徴とする半導体素子が提供される。
また、本発明によれば、窒素原子を分子中に含むガス、酸素、及び希ガスを含む雰囲気中でプラズマを励起することにより、溝の側面としての非水平面、溝の底辺としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板上に、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を形成することを特徴とするシリコン酸化窒化膜の製造方法が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体素子は、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備えるシリコン系半導体基板と、前記段差の少なくとも一部に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とからなる。更に、ゲート絶縁膜は、少なくとも一部に１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を全体又は一部に含んでいる。
本発明で使用できるシリコン系半導体基板としては、特に限定されないが、例えばシリコン基板、シリコンゲルマニウム基板等が挙げられる。シリコン系半導体基板は、ｐ型又はｎ型の導電型を有していることが好ましい。ｐ型の導電型を与える不純物としては、ホウ素、フッ化ホウ素等が挙げられ、ｎ型の導電型を与える不純物としては、リン、砒素等が挙げられる。
【００１１】
半導体基板は、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備えている。この段差は、例えば溝の場合、側面が一対の非水平面に、底面が水平面に、側面と底面の間の領域が一対の連結領域に相当する。更に、シリコン系半導体基板の場合、一般的に、非水平面は基板の（１１０）面、連結領域は（１１１）面、水平面は（１００）面に該当する。なお、溝以外の段差としては、壁状、柱状等が挙げられる。
段差の高さは、特に限定されないが、０．１〜０．５μｍであることが好ましい。また、段差が溝により構成される場合は、溝の幅が微細加工技術で形成可能な最小幅であることが好ましい。更に、水平面に投射した連結領域の幅は、微細加工技術で形成可能な最小幅の１／３〜１／１０であることが好ましく、垂直面に投射した連結領域の幅は、微細加工技術で形成可能な最小幅の１／３〜１／１０であることが好ましい。
【００１２】
本発明では、上記段差の少なくとも一部にゲート絶縁膜が形成される。本発明では、ゲート絶縁膜は、少なくとも一部に１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を含んでいる。
ここで、ゲート絶縁膜は、段差の少なくとも一部に形成されていさえすれば、特に限定されず、非水平面、連結領域又は水平面のみ、非水平面及び連結領域の両面、連結領域及び水平面の両面、段差全面のいずれかに形成することができる。この内、全面に形成するほうが、形成工程を簡略化できるので好ましい。
【００１３】
更に、ゲート絶縁膜は、全面又は一部が、シリコン酸化窒化膜から構成されているが、シリコン酸化窒化膜以外のゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜等が挙げられる。また、シリコン酸化窒化膜は、少なくともゲート電極と接する位置に形成されていることが好ましい。
また、希ガス元素は、シリコン酸化窒化膜の少なくとも一部に含まれていればよく、全面に含まれていてもよい。ここで、希ガス元素は、酸窒化に寄与するラジカル生成効率の観点から、Ｋｒ又はＡｒであることが好ましい。なお、希ガス元素の面密度が１０10ｃｍ-2未満である場合、シリコン酸化窒化膜の化学量論的組成が理想から大きく外れ、シリコン酸化窒化膜の生成レートが大幅に低下し、所望の性能を発揮できないので好ましくない。より好ましい面密度は、１０10ｃｍ-2以上である。なお、面密度は、２次イオン質量分析計（ＳＩＭＳ）により測定し、希ガスの流量、ＤＣバイアス、ＲＦパワー、真空度等の製造条件を調整することにより所定の値に設定することができる。
【００１４】
希ガス元素を含むシリコン酸化窒化膜の形成方法は、例えば、窒素ガスもしくは窒素原子含有化合物ガス、酸素ガス、及び、希ガスを含む雰囲気中で、シリコン系半導体基板を構成するＳｉ原子を同時に直接酸化及び窒化する方法が挙げられる。特に、マイクロ波によりプラズマを励起しつつ酸化及び窒化することが好ましい。
マイクロ波によるプラズマの励起手段としては、マイクロ波を処理室内に導入することができさえすれば特に限定されず公知の方法が挙げられ、例えば、ラジアルラインスロットアンテナを用いたプラズマ装置が挙げられる。
また、窒素原子含有化合物ガスとしては、ＮＨ3等が挙げられる。
【００１５】
例えば、希ガスがＫｒ、窒素原子含有化合物ガスがＮＨ3の場合、雰囲気中の各ガスの流量比が、８９〜９９％／０．１〜１０％／１〜１０％（Ｋｒ／ＮＨ3／Ｏ2）であることが好ましい。
供給するマイクロ波の周波数は、９００ＭＨｚ以上、１０ＧＨｚ以下の範囲であることが好ましい。
【００１６】
特に、基板温度５５０℃以下（例えば、２００〜５５０℃）の低温でマイクロ波励起の高密度プラズマを用いてシリコン酸化窒化膜を形成することが好ましい。すなわち、シリコン系半導体基板上にＯラジカル単独あるいは、ＯラジカルとＮＨラジカルあるいは、ＯラジカルとＮラジカルとＨラジカルの混合窒化種によりシリコンを酸化窒化することにより、公知の熱酸化により形成されるシリコン酸化膜と同等もしくは優れたシリコン−絶縁膜界面特性、耐リーク電流特性を有しつつ、より優れたＣｈａｒｇｅ−ｔｏ−Ｂｒｅａｋｄｏｗｎ特性を有する薄いシリコン酸化窒化膜を５５０℃以下（例えば、４００〜５００℃）という低温で形成することができる。この方法でシリコン酸化窒化膜を形成することにより、シリコン系半導体基板とシリコン酸化窒化膜間の界面の粗さが大きく改善され、シリコン系半導体基板表面の電子移動度を大幅に向上することができる。
【００１７】
なお、シリコン酸化窒化膜の形成中において、窒素ガスもしくは窒素原子含有化合物ガスと酸素ガスの流量比を変えることで、シリコン酸化窒化膜中の酸素濃度ピーク及び／又は窒素濃度ピークを深さ方向に変化させることも可能である。
次に、ゲート絶縁膜上にはゲート電極が形成されている。ゲート電極としては、例えば、アルミニウム、銅等の金属層、ポリシリコン層、高融点金属（チタン、タングステン等）のシリサイド層、これらの積層体が挙げられる。また、ゲート電極は、ゲート絶縁膜上に位置しさえすれば、段差全面を覆っていてもよく、ゲート絶縁膜上の一部を覆っていてもよい。
【００１８】
上記手法を用いてゲート絶縁膜としてのシリコン酸化窒化膜を形成することにより、図３３に示すように連結領域のシリコン系半導体基板面方位（１１１）面（非水平面と同程度）の界面準位密度を、従来の熱酸化法に比べて大幅に低減し、底辺部（１００）面と同程度に抑えることができる。これにより、非水平面におけるキャリアの移動度の低下やトラップサイトによる閾値電圧変動を抑えることができる。なお、図３３の界面準位密度は、アルミゲートＭＯＳキャパシタのＣ−Ｖ特性を基に算出した値である。
【００１９】
また、図３４に示すように連結領域の（１１１）面（非水平面と同程度）の酸化レートが、水平面の（１００）面とある一定の膜厚までほぼ一致している。ゆえに非水平面のゲート酸化膜の厚膜化によるチャネル反転電圧の上昇を抑え、駆動能力を向上させることができる。図３４における膜厚の測定は、光学的手法による。
そして図３５に示すように、連結領域の（１１１）面の絶縁破壊電界は熱酸化法による酸化膜と比較して向上し、ゲート絶縁膜の信頼性を向上させることができる。なお、図３５の絶縁破壊電界は、膜厚５ｎｍのＭＯＳキャパシタを判定電流１Ａ／ｃｍ2で測定した値を意味し、図中Ｋｒ／Ｏ2は本発明の方法を、Ｄｒｙは従来の熱酸化法を意味する。
【００２０】
また、図３６（ａ）及び（ｂ）の断面ＴＥＭ写真に示すように、本発明による連結領域の酸化膜（図３６（ａ））が熱酸化法（図３６（ｂ））に比べて均一であり、スロープを除去することによってＬＳＩの集積度を向上させることができる。
なお、本発明の半導体素子は、ゲート電極及び対応するチャネル領域が、非水平面の少なくとも一部を含むＭＯＳトランジスタやメモリセルに対して適用可能である。
【００２１】
【実施例】
実施例１
まず、プラズマを用いた低温でのシリコン酸化窒化膜の形成方法について述べる。図１は、シリコン酸化窒化膜を形成するための、ラジアルラインスロットアンテナを用いた装置の１例を示す概略断面図である。
本実施例においては、シリコン酸化窒化膜形成のためにＫｒをプラズマ励起ガスとして使用する。真空容器（処理室）２１内を真空にし、シャワープレート２２から、Ｋｒガス、ＮＨ3ガス、Ｏ2ガスを導入し処理室内の圧力を１Ｔｏｒｒ程度に設定する。シリコンウェーハ等の円形状の基板２３を加熱機構を持つ試料台２４にのせ、試料の温度が４００℃程度になるように設定する。
【００２２】
同軸導波管２５から、ラジアルラインスロットアンテナ２６、誘電体板２７をとおして、処理室内に２．４５ＧＨｚのマイクロ波を供給し、処理室２１内に高密度のプラズマを生成する。シャワープレート２２と基板２３の間隔は、６０ｍｍとする。この間隔は狭いほうがより高速な成膜が可能になる。上記条件で形成されたシリコン酸化窒化膜は、１０10ｃｍ-2以上の面密度のＫｒを含んでいる。
このように、１０10ｃｍ-2以上の面密度のＫｒを含むことがシリコン酸化窒化膜の電気的特性、信頼性の改善に寄与している。具体的には、以下の理由により改善されると考えられる。
【００２３】
まず、Ｋｒ、ＮＨ3、Ｏ2の混合ガスの高密度励起プラズマ中では、中間励起状態にある原子状クリプトンＫｒ＊により、原子状窒素水素ＮＨ＊及び原子状酸素Ｏ＊が効率よく発生する（＊はラジカルを意味する）。このＮＨラジカルにより基板表面は窒化され、同時に、Ｏラジカルにより酸化される。本実施例のシリコン酸化窒化によれば、シリコンの面方位を選ばず、（１００）面でも（１１１）面でも（１１０面）でも低温で高品質なシリコン酸化窒化膜を形成することが可能になる。
更に、シリコン酸化窒化膜中や、シリコン半導体基板とシリコン酸化窒化膜との界面でのストレスが緩和されるので、シリコン酸化窒化膜中の固定電荷や界面順位密度が低減される。その結果、電気的特性、信頼性が大幅に改善される。
【００２４】
実施例２
次に、図９に示した本発明の半導体素子（ＭＯＳトランジスタ）の第１の実施例について詳細に説明する。なお、以下ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図２に示すようにシリコン基板１に例えばボロンやＢＦ２を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
次に、図３に示すようにレジストをリソグラフィー技術を用いてパターニングしてレジストパターン３とする。
次いで、図４に示すようにシリコン基板１を深さ１２０ｎｍ〜５００ｎｍ程度エッチング除去して溝を形成する。この後、レジストパターン３を剥離する。
【００２５】
次いで、図５に示すように、実施例１と同様のマイクロ波励起によるＫｒプラズマを用いた方法でゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。
次いで、図６に示すようにポリシリコン層５を溝に埋め込む。更に、溝の上部コーナーが完全に露出するまでエッチバックを行うことで、図７に示すように溝型ゲート６を形成する。
その後、図８に示すように、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の条件でイオン注入７する。
次に注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことで、図９に示すようにソース８及びドレイン９を形成する。以上の工程により本発明のＮＭＯＳトランジスタが製造される。
【００２６】
実施例２
本発明の半導体素子（ＭＯＳトランジスタ）の第２の実施例について詳細に説明する。なお、以下の説明ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図１０に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
次に、シリコン基板１をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。さらにレジストパターン３を用いて該シリコン窒化膜１３及びシリコン酸化膜１２をパターニングする（図１１）。
【００２７】
次いで、図１２に示すようにシリコン基板１を深さ１２０〜５００ｎｍ程度エッチング除去して溝を形成する。この後、レジストパターン３を剥離する。
次いで、図１３に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上の面密度のＫｒが含まれている。
【００２８】
次いで、図１４に示すようにポリシリコン層５を溝に埋め込む。
次に、前述のマスク材料の表面が完全に露出するまでエッチバックを行うことで、図１５に示すように溝型ゲート６が形成される。その後、マスク材料の一部のシリコン窒化膜１２を除去する。
この後、図１６に示すように、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の注入条件でイオン注入７を行う。
次に、注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことで、図１７に示すようにソース８及びドレイン９が形成される。以上の工程により本発明のＭＯＳトランジスタが製造される。
【００２９】
実施例３
本発明の半導体素子（ＭＯＳトランジスタ）の第３の実施例として、図２４に示すようなシリコン基板の非水平面をチャンネルとして活用する場合について詳細に説明する。なお、以下の説明ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図１８に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入２を行う。
【００３０】
次に、シリコン基板をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。さらにレジストパターン３を用いて該シリコン窒化膜１２及びシリコン酸化膜１１をパターニングする（図１９）。
次いで、図２０に示すように、前述のマスク材料の存在する領域を残して対象デバイス形成領域のシリコン基板１全体を、深さ１２０〜５００ｎｍ程度エッチングする。これにより、シリコン基板に柱状構造を形成することができる。
【００３１】
次いで、レジストパターン３を剥離する。
更に、図２１に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）４を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上面密度のＫｒが含まれている。
次いで、図２２に示すようにポリシリコン層５を堆積させる。
更に、前述のマスク材料の表面が完全に露出するまでエッチバックを行うことにより、図２３に示すように、シリコン半導体の柱状構造の側壁（非水平面）にゲート６が形成される。
【００３２】
その後、マスク材料の一部であるシリコン窒化膜１３を除去した後、例えば砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の注入条件でイオン注入７を行う。次に注入領域の結晶回復、ドライブイン及び注入不純物の活性化のため、８００〜９００℃でアニールを行うことでソース８及びドレイン９を形成する（図２４）。以上の工程により、非水平面にチャネル領域を有する本発明のＭＯＳトランジスタが製造される。
【００３３】
実施例４
図３１に示した本発明の半導体素子（ＭＯＳトランジスタ）の第４の実施例のについて詳細に説明する。なお、以下ではＮＭＯＳトランジスタを例にして説明するが、ＰＭＯＳトランジスタであっても同様に考えることができる。
まず、図２５に示すようにシリコン基板１に例えばボロンやＢＦ2を１０〜６０ＫｅＶ、５ｅ１２〜５ｅ１３ｉｏｎｓ／ｃｍ2の注入条件でイオン注入を行う。更に、砒素を５〜４０ＫｅＶ、１ｅ１４〜１ｅ１６ｉｏｎｓ／ｃｍ2の条件でイオン注入することでドレイン領域９を、燐あるいは砒素を３００〜８００ＫｅＶ、１ｅ１３〜５ｅ１４ｉｏｎｓ／ｃｍ2の条件でイオン注入することでソース領域８を形成する。
【００３４】
次に、シリコン基板をエッチングする際のマスク材料として、シリコン基板１上にシリコン酸化膜１１及びシリコン窒化膜１２を成膜する。更に、レジストパターン３を用いて該シリコン窒化膜１２及びシリコン酸化膜１１をパターニングする（図２６）。
次いで、図２７に示すようにシリコン基板１を、シリコン結晶面方位（１１１）面に対してエッチング速度が最も低くなる異方性のエッチング液を用いて、深さ１２０〜５００ｎｍ程度エッチング除去することにより、（１１１）面に配向したＶ字型の溝が形成される。
【００３５】
この後、レジストパターン３を剥離する。次いで、図２８に示すように、上述のマイクロ波励起によるＫｒプラズマを用いたシリコンの酸化窒化によりゲート酸化窒化膜（シリコン酸化窒化膜）を１０〜１６ｎｍ程度の膜厚に形成する。このシリコン酸化窒化膜４には、１０10ｃｍ-2以上の面密度のＫｒが含まれている。
次いで、図２９に示すようにポリシリコン層５を埋め込む。
更に、前述のマスク材料の表面が完全に露出するまでエッチバックを行い、図３０に示すように溝型ゲート６が形成される、以上の工程により、本発明のＭＯＳトランジスタが製造される。この実施例でのチャネルは、図３１におけるａで示した箇所に形成される。
【００３６】
【発明の効果】
以上のように、本発明によれば、非水平面、水平面、及び非水平面と水平面をつなぐ連結領域からなる段差を備える３次元形状基板の非水平面と連結領域において、界面準位の存在により生じるキャリアの移動度の低下や、閾値電圧変動など、半導体素子特性の深刻な影響を解決できる。
また、溝型形状の非水平面の（１１０）面及び連結領域の（１１１）面が水平面の（１００）面に対して酸化窒化レートが等しいため、ゲート酸化窒化膜（シリコン酸化窒化膜）の表面全域での膜厚均一化による半導体素子の駆動性能の向上が可能になる。加えて、（１１０）面、（１１１）面等、非（１００）面基板表面におけるゲート酸化窒化膜の信頼性を水平面の（１００）面と同等まで向上させることができる。
この結果、３次元の半導体素子の駆動性能の向上と高信頼化を実現することができる。
【図面の簡単な説明】
【図１】ラジアルスロットアンテナを用いたプラズマ装置の概念図である。
【図２】本発明の半導体素子の製造工程を示す概略断面図である。
【図３】本発明の半導体素子の製造工程を示す概略断面図である。
【図４】本発明の半導体素子の製造工程を示す概略断面図である。
【図５】本発明の半導体素子の製造工程を示す概略断面図である。
【図６】本発明の半導体素子の製造工程を示す概略断面図である。
【図７】本発明の半導体素子の製造工程を示す概略断面図である。
【図８】本発明の半導体素子の製造工程を示す概略断面図である。
【図９】本発明の半導体素子の製造工程を示す概略断面図である。
【図１０】本発明の半導体素子の製造工程を示す概略断面図である。
【図１１】本発明の半導体素子の製造工程を示す概略断面図である。
【図１２】本発明の半導体素子の製造工程を示す概略断面図である。
【図１３】本発明の半導体素子の製造工程を示す概略断面図である。
【図１４】本発明の半導体素子の製造工程を示す概略断面図である。
【図１５】本発明の半導体素子の製造工程を示す概略断面図である。
【図１６】本発明の半導体素子の製造工程を示す概略断面図である。
【図１７】本発明の半導体素子の製造工程を示す概略断面図である。
【図１８】本発明の半導体素子の製造工程を示す概略断面図である。
【図１９】本発明の半導体素子の製造工程を示す概略断面図である。
【図２０】本発明の半導体素子の製造工程を示す概略断面図である。
【図２１】本発明の半導体素子の製造工程を示す概略断面図である。
【図２２】本発明の半導体素子の製造工程を示す概略断面図である。
【図２３】本発明の半導体素子の製造工程を示す概略断面図である。
【図２４】本発明の半導体素子の製造工程を示す概略断面図である。
【図２５】本発明の半導体素子の製造工程を示す概略断面図である。
【図２６】本発明の半導体素子の製造工程を示す概略断面図である。
【図２７】本発明の半導体素子の製造工程を示す概略断面図である。
【図２８】本発明の半導体素子の製造工程を示す概略断面図である。
【図２９】本発明の半導体素子の製造工程を示す概略断面図である。
【図３０】本発明の半導体素子の製造工程を示す概略断面図である。
【図３１】本発明の半導体素子の概略断面図である。
【図３２】従来の半導体素子の概略断面図である。
【図３３】本発明の半導体素子のラジカル酸化窒化と熱酸化による界面準位密度の面方位依存性を示すグラフである。
【図３４】本発明の半導体素子のラジカル酸化窒化と熱酸化による酸化レートの面方位依存性を示すグラフである。
【図３５】本発明の半導体素子のラジカル酸化窒化と熱酸化による絶縁破壊電界の面方位依存性を示すグラフである。
【図３６】本発明の半導体素子のラジカル酸化窒化と熱酸化によるコーナー部の断面ＴＥＭ写真を示す図である。
【符号の説明】
１ シリコン基板
２、７ イオン注入
３ レジストパターン
４ ゲート酸化窒化膜
５ ポリシリコン層
６ ゲート
８ ソース
９ ドレイン
１０ 第１導電型不純物領域
１１ シリコン酸化膜
１２ シリコン窒化膜
２０ ゲート酸化膜
２１ 真空容器（処理室）
２２ シャワープレート
２３ 基板
２４ 試料台
２５ 同軸導波管
２６ ラジアルラインスロットアンテナ
２７ 誘電体板
Claims (8)
- 溝の側面としての非水平面、溝の底面としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板と、前記非水平面、水平面及び連結領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とからなり、ゲート絶縁膜が、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜で構成されていることを特徴とする半導体素子。
- 希ガス元素が、Ｋｒ又はＡｒである請求項１に記載の半導体素子。
- シリコン酸化窒化膜が、シリコン系半導体基板を酸化及び窒化に同時に付すことにより形成される請求項１に記載の半導体素子。
- シリコン酸化窒化膜が、窒素ガスもしくは窒素原子含有化合物ガス、酸素ガス、及び、希ガスを含む雰囲気中に、マイクロ波を導入して形成された膜である請求項１に記載の半導体素子。
- 窒素原子含有化合物ガスが、ＮＨ3である請求項４に記載の半導体素子。
- 水平面が、シリコン系半導体基板の（１００）面に、連結領域が、シリコン系半導体基板の（１１１）面に、非水平面が、シリコン系半導体基板の（１１０）面にそれぞれ対応する請求項１に記載の半導体素子。
- シリコン系半導体基板が、一対の非水平面、一対の連結領域、及び水平面からなる溝を備え、ゲート絶縁膜が、溝全面に形成されかつ１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜からなり、ゲート電極が、溝に埋め込まれている請求項１に記載の半導体素子。
- 窒素原子を分子中に含むガス、酸素、及び希ガスを含む雰囲気中でプラズマを励起することにより、溝の側面としての非水平面、溝の底面としての水平面、及び非水平面と水平面をつなぐ連結領域からなる溝としての段差を備えるシリコン系半導体基板上に、１０10ｃｍ-2以上の面密度の希ガス元素を含有するシリコン酸化窒化膜を形成することを特徴とするシリコン酸化窒化膜の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002360865A JP4320167B2 (ja) | 2002-12-12 | 2002-12-12 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
| US10/732,511 US8183647B2 (en) | 2002-12-12 | 2003-12-11 | Semiconductor device and manufacturing method for silicon oxynitride film |
| US13/944,442 USRE45702E1 (en) | 2002-12-12 | 2013-07-17 | Semiconductor device and manufacturing method for silicon oxynitride film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002360865A JP4320167B2 (ja) | 2002-12-12 | 2002-12-12 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193412A JP2004193412A (ja) | 2004-07-08 |
| JP4320167B2 true JP4320167B2 (ja) | 2009-08-26 |
Family
ID=32588127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002360865A Expired - Lifetime JP4320167B2 (ja) | 2002-12-12 | 2002-12-12 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8183647B2 (ja) |
| JP (1) | JP4320167B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8059866B2 (en) | 1997-12-23 | 2011-11-15 | Intel Corporation | Image selection based on image content |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7776686B2 (en) * | 2005-03-08 | 2010-08-17 | Nec Electronics Corporation | Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film |
| US20070091645A1 (en) * | 2005-10-25 | 2007-04-26 | Yi-Ching Chang | Edge-type backlight module with a lock mechanism for combining a light guide plate with a backing plate |
| US7456450B2 (en) * | 2006-02-09 | 2008-11-25 | International Business Machines Corporation | CMOS devices with hybrid channel orientations and method for fabricating the same |
| US7781278B2 (en) * | 2007-01-18 | 2010-08-24 | International Business Machines Corporation | CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same |
| JP2010287743A (ja) * | 2009-06-11 | 2010-12-24 | Sony Corp | 半導体装置及びその製造方法、固体撮像素子 |
| CN106340537A (zh) * | 2016-11-04 | 2017-01-18 | 无锡新洁能股份有限公司 | 高集成度的低压沟槽栅dmos器件及制造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4119996A (en) * | 1977-07-20 | 1978-10-10 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Complementary DMOS-VMOS integrated circuit structure |
| US4116720A (en) * | 1977-12-27 | 1978-09-26 | Burroughs Corporation | Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance |
| NL184551C (nl) * | 1978-07-24 | 1989-08-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| US4225879A (en) * | 1979-01-26 | 1980-09-30 | Burroughs Corporation | V-MOS Field effect transistor for a dynamic memory cell having improved capacitance |
| US4272302A (en) * | 1979-09-05 | 1981-06-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Method of making V-MOS field effect transistors utilizing a two-step anisotropic etching and ion implantation |
| JPS5681974A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of mos type semiconductor device |
| JPS60192379A (ja) * | 1984-03-12 | 1985-09-30 | Mitsubishi Electric Corp | 半導体レ−ザ装置 |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| JPH05109984A (ja) | 1991-05-27 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05102480A (ja) | 1991-10-08 | 1993-04-23 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| DE69407312T2 (de) * | 1993-01-07 | 1998-07-23 | Nippon Electric Co | Integrierte optische Halbleiteranordnung und Herstellungsverfahren |
| FR2730821B1 (fr) * | 1995-02-22 | 1997-04-30 | Alcatel Optronics | Guide optique segmente pouvant notamment etre inclus dans un dispositif semiconducteur |
| JP3976374B2 (ja) | 1997-07-11 | 2007-09-19 | 三菱電機株式会社 | トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法 |
| JP3342412B2 (ja) * | 1997-08-08 | 2002-11-11 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP4397491B2 (ja) | 1999-11-30 | 2010-01-13 | 財団法人国際科学振興財団 | １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法 |
| DE60140179D1 (de) * | 2000-03-13 | 2009-11-26 | Tadahiro Ohmi | Verfahren zur herstellung eines flash-speicherbausteins |
| JP5068402B2 (ja) * | 2000-12-28 | 2012-11-07 | 公益財団法人国際科学振興財団 | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 |
| JP4713752B2 (ja) | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
| US6822391B2 (en) * | 2001-02-21 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, electronic equipment, and method of manufacturing thereof |
| US6777745B2 (en) * | 2001-06-14 | 2004-08-17 | General Semiconductor, Inc. | Symmetric trench MOSFET device and method of making same |
-
2002
- 2002-12-12 JP JP2002360865A patent/JP4320167B2/ja not_active Expired - Lifetime
-
2003
- 2003-12-11 US US10/732,511 patent/US8183647B2/en not_active Ceased
-
2013
- 2013-07-17 US US13/944,442 patent/USRE45702E1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8059866B2 (en) | 1997-12-23 | 2011-11-15 | Intel Corporation | Image selection based on image content |
Also Published As
| Publication number | Publication date |
|---|---|
| USRE45702E1 (en) | 2015-09-29 |
| US20040119124A1 (en) | 2004-06-24 |
| US8183647B2 (en) | 2012-05-22 |
| JP2004193412A (ja) | 2004-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6124177A (en) | Method for making deep sub-micron mosfet structures having improved electrical characteristics | |
| JP3370806B2 (ja) | Ｍｉｓ型半導体装置の作製方法 | |
| US8481389B2 (en) | Method of removing high-K dielectric layer on sidewalls of gate structure | |
| US7235153B2 (en) | System for removal of a spacer | |
| USRE45702E1 (en) | Semiconductor device and manufacturing method for silicon oxynitride film | |
| US7265011B2 (en) | Method of manufacturing a transistor | |
| US7514376B2 (en) | Manufacture of semiconductor device having nitridized insulating film | |
| US6326251B1 (en) | Method of making salicidation of source and drain regions with metal gate MOSFET | |
| JP4093855B2 (ja) | 半導体素子の製造方法 | |
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| KR100378688B1 (ko) | 반도체소자의 제조방법 | |
| KR100818433B1 (ko) | 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및그 제조 방법 | |
| US20070010050A1 (en) | Method for forming semiconductor devices having reduced gate edge leakage current | |
| EP1036409A2 (en) | Method of manufacturing a semiconductor device comprising a mos transistor | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| EP0445471A2 (en) | Method of forming isolation trenches in a semiconductor substrate | |
| US7169655B2 (en) | Field effect transistors and methods for manufacturing field effect transistors | |
| KR100569614B1 (ko) | 반도체 장치 제조 방법 | |
| TWI278920B (en) | Method of manufacturing a semiconductor device | |
| KR100269634B1 (ko) | 트랜지스터의 형성 방법 | |
| KR100505630B1 (ko) | 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 | |
| KR20060074242A (ko) | 반도체 소자 및 그 제조방법 | |
| JP3866167B2 (ja) | Ｍｉｓ型半導体装置の作製方法 | |
| CN113394101A (zh) | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 | |
| JP2004259979A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090526 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090601 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4320167 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130605 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130605 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |