KR100569614B1 - 반도체 장치 제조 방법 - Google Patents
반도체 장치 제조 방법 Download PDFInfo
- Publication number
- KR100569614B1 KR100569614B1 KR1019990011560A KR19990011560A KR100569614B1 KR 100569614 B1 KR100569614 B1 KR 100569614B1 KR 1019990011560 A KR1019990011560 A KR 1019990011560A KR 19990011560 A KR19990011560 A KR 19990011560A KR 100569614 B1 KR100569614 B1 KR 100569614B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- oxygen
- semiconductor substrate
- forming
- sidewall
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 21
- 239000001301 oxygen Substances 0.000 claims abstract description 21
- 238000000137 annealing Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000012774 insulation material Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66719—With a step of forming an insulating sidewall spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 장치(10)를 설계하는 방법(50)이 공개된다. 이 방법(50)은 어닐링 스텝(59)을 가지고 있다. 이 어닐링 스텝(59)에서, 상기 반도체 장치(10)는 산소를 함유한 환경에서 어닐링된다. 상기 산소는 11.85 Torr보다 높은 부분 압력을 가지고 있다. 상기 어닐링 스텝(59)에 의해, 상기 반도체 장치(10)의 게이트 전극(33)에서 상기 반도체 장치(10)의 채널 영역으로의 비제어 도핑이 줄어든다.
절연 재료층, 도핑 영역의 형성, 산소를 함유한 환경, 산소의 부분 압력
Description
도 1은 본 발명에 따른 처리 동안의 반도체 장치의 일부분의 단면도.
도 2는 처리 이후의 단계에서의 도 1의 반도체 장치의 단면도.
도 3은 처리 단계보다 훨씬 이후의 도 2의 반도체 장치의 단면도.
도 4는 본 발명에 따른 반도체 장치 제조 방법의 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 14, 17, 19 : 산화층
16 : 폴리실리콘층 18 : 질화 실리콘
28 : 도핑 영역 31 : 측벽 스페이서
본 발명은 전반적으로 반도체 장치에 관한 것으로, 특히 반도체 장치 프로세싱에 관한 것이다.
절연 게이트형 반도체 장치의 임계 전압(VT)은 절연 게이트형 반도체 장치가 턴온되는 전압에 관련되어 있음은 당업자에게 알려져 있다. 예컨대, N 채널 절연 게이트형 반도체 장치의 게이트-소스 전압(VGS)은 그 반도체 장치에 채널을 형성하기 위해서는 VT를 초과해야 한다. 게이트의 전압은 일반적으로 상기 절연 게이트형 반도체 장치의 입력 전압이므로, 소스 전압에 대한 입력 전압은 채널이 형성되도록 VT를 초과해야 한다. 바꾸어 말하면, VGS가 VT보다 크지 않으면 상기 절연 게이트형 반도체 장치의 채널 영역을 통해 많은 드레인 전류(ID)가 흐르지 않게 된다. 또한, 절연 게이트형 반도체 장치의 포화 전류를 결정할 때에도 VT가 중요하다.
상기 임계 전압에 영향을 주는 중요한 인자는 상기 절연 게이트형 반도체 장치의 채널 영역의 도펀트(dopant) 농도 또는 캐리어 농도이다. VT는 P 또는 N 전도형의 도펀트를 채널 영역에 부가함으로써 변화될 수 있다. 예컨대, 상기 채널 영역의 기판 재료가 P 전도형의 도펀트로 도핑된 경우에는, VT는 N 전도형의 도펀트를 부가함으로써 감소될 수 있고, P 전도형의 도펀트를 부가함으로써 증가될 수 있다. 상기 채널 영역의 도펀트 농도를 변화시킴으로써 VT를 조절하는 것은 유용한 기술이지만, 이 기술은 상기 채널 영역이 비제어 방식(uncontrolled fashion)으로 도핑될 때에는 바람직하지 않을 수 있다. 비제어 도핑의 일예는 게이트 전극으로부터의 자동 도핑(autodoping)이 일어날 때이다. 이 예에서는, 게이트 전극으로부터의 도펀트가 게이트 산화막을 통해 상기 채널 영역으로 확산된다. 이 도핑은 제어되지 않으므로, VT는 안정되지 않는다.
따라서, 자동 도핑에 의한 조절에 내성이 있는 반도체 장치를 제조하는 방법을 가지고 있는 것이 바람직하다. 또한, 상기 방법은 표준 반도체 처리 기술과 호환성이 있고 비용면에서 효율적인 것이 바람직하다.
전반적으로, 본 발명은 반도체 장치들간의 임계 전압의 변화를 줄이는 반도체 장치 제조 방법을 제공한다. 이 방법은 상기 반도체 장치의 어닐링 동안에 산소의 부분적인 압력을 증가시키는 과정을 포함하고 있으며, 이에 따라 상기 반도체 장치의 게이트 전극으로부터 상기 반도체 장치의 채널 영역으로의 비제어 도핑이 줄어든다.
도 1은 본 발명에 따른 처리 동안의 금속 산화물 반도체(MOS) 장치(10)의 일부분의 단면도이다. 도 1에 도시된 것은 윗면(12)과 바닥면(13)을 가지고 있는 P 전도형의 반도체 기판(11)이다.
예컨대, 산화물과 같은 절연 재료로 된 층(14)이 윗면(12) 상에 형성된다. 산화층(14)을 형성하기 위한 적절한 기술은 열산화법이다. 산화층(14)은 대략 100 옹스트롬에서 대략 1,000 옹스트롬까지의 범위의 두께를 가지고 있는 것이 바람직하다.
폴리실리콘으로 된 층(16)은 예컨대 화학 증착법을 이용하여 산화층(14) 상에 형성된다. 폴리실리콘층(16)은 예컨대 붕소와 같은 P 전도형의 도펀트 또는 불순물 재료로 도핑된다. 예컨대, 붕소 농도는 1020 원자/입방 센티미터(atoms/cm3)이다. 폴리실리콘층(16)을 도핑하기 위한 적절한 기술로는 주입, 확산, 도핑 등을 들 수 있다. 폴리실리콘층(16)의 적절한 두께 범위는 대략 2,500 옹스트롬에서 대략 5,000 옹스트롬까지이다. 폴리실리콘층(16)의 일반적인 두께는 대략 4,000 옹스트롬이다.
절연 재료로 된 층(17)이 폴리실리콘층(16) 상에 형성된다. 예컨대, 층(17)은 테트라에틸 오소실리케이트(TEOS)에 의해 형성된 산화층이다. 테트라에틸 오소실리케이트의 분해에 의해 형성된 산화층은 흔히 TEOS 층이라고 한다. 예컨대, 산화층(17)은 대략 50 옹스트롬에서 대략 4000 옹스트롬까지의 범위의 두께를 가지고 있고 대략 150 옹스트롬의 명목상의 두께를 가지고 있다.
질화 실리콘으로 된 층(18)은 예컨대 저압 화학 증착(LPCVD) 기술을 이용하여 산화층(17) 상에 형성된다. 질화 실리콘층(18)의 두께의 적절한 범위는 대략 150 옹스트롬과 대략 350 옹스트롬의 사이에 있고, 질화 실리콘층(18)의 명목상 두께는 대략 250 옹스트롬이다.
인 도핑 산화물로 된 층(19)은 질화 실리콘층(18) 상에 형성된다. 인 도핑 산화층(19)의 두께의 적절한 범위는 대략 3,000 옹스트롬에서 대략 5,000 옹스트롬 사이이고, 인 도핑 산화층(19)의 명목상 두께는 대략 4,000 옹스트롬이다. 층(16, 17, 18, 19)의 두께는 본 발명에서 제약이 없음을 이해해야 한다.
이제, 도 2를 참조하면, 게이트 구조체(21)는 층(14,16)의 부분으로부터 형성된다. 게이트 구조체(21)는 예컨대 포토레지스트층(도시되지 않음)으로 인도핑 산화층(19)을 도포하고, (예컨대, 포토리소그래피 기술을 이용하여) 제거될 인 도핑 산화층(19)의 부분을 노광시키고, 인 도핑 산화층(19)의 노광된 부분을 이방성 에칭함으로써 형성될 수도 있다. 또한, 인 도핑 산화층(19)의 노광된 부분의 아래에 있는 질화물층(18), 산화층(17), 및 폴리실리콘층(16)의 부분들이 또한 에칭되며, 이에 따라 산화층(14)의 부분들이 노광되어 측벽(22,23)이 형성된다.
도핑 영역(26)이 예컨대 인과 같은 N 전도형의 불순물 재료로 기판(11)의 일부분을 도핑함으로써 형성된다. 특히, 도핑 영역(16)을 형성하기 위해 기판(11)의 일부분에 인이 주입된다. 예컨대, 적절한 세트의 주입 파라미터는 대략 105 keV에서 대략 135 keV까지의 범위의 주입 에너지로 대략 7.1 × 1013 원자/cm3에서 대략 7.9 × 1013 원자/cm3의 범위의 도우즈로 N형 불순물 재료를 주입하는 것을 포함한다.
장치(10)는 산소 함유를 함유한 환경에서 어닐링되며, 이때 산소의 부분 압력은 11.85 Torr보다 높다. 반도체 장치들간의 임계 전압 변화를 줄이는 것을 최적화하기 위해, 산소의 부분 압력은 대략 36 Torr보다 높은 것이 바람직하다. 이 어닐링 처리는 대략 1080 ℃의 온도에서 수행되고, 산소가 상기 어닐링 처리 동안에 상기 환경에 제공되는 것이 바람직하다. 산화층(14)의 두께는 산소를 함유한 환경에서 장치(10)를 어닐링한 결과로 변화될 수도 있다. 산화막(14)의 바람직한 두께 또는 목표 두께를 달성하기 위해, 상기 환경에 제공된 산소는 상기 어닐링 처리가 완료되기 전에 턴오프될 수 있다. 예컨대, 장치(10)의 어닐링 처리가 1 시간을 필요로 하고, 산소의 부분 압력이 대략 36 Torr이면, 상기 환경에 제공된 산소는 산화층(14)의 대략 230 옹스트롬의 목표 두께를 얻기 위해 18 분 후에 턴오프된다.
이제, 도 3을 참조하면, 장치(10)가 어닐링된 후에, 도핑 영역(26)이 아래의 게이트 구조체(21)의 아래로 확장된다. 도핑 영역(28)이 도핑 영역(26)의 일부분을 예컨대 붕소와 같은 P 전도형의 불순물 재료로 도핑함으로써 형성된다. 특히, 상기 붕소는 도핑 영역(28)을 형성하기 위해 도핑 영역(26)의 일부분에 주입된다. 도핑 영역(28)은 측벽(22, 23)에 측방향으로 정렬된다. 예컨대, 적절한 세트의 주입 파라미터는 대략 80 keV에서 대략 100 keV의 범위의 주입 에너지로 대략 0.95 × 1015 원자/cm3에서 1.05 × 1015 원자/cm3까지의 범위의 도우즈로 P 형 불순물 재료를 주입하는 것을 포함한다.
도 3을 계속 참조하면, 측벽 스페이서(31)가 측벽(22, 23)을 따라 형성된다. 측벽 스페이서(31)를 형성하는 기술은 당업자에게 잘 알려져 있다. 예컨대, 산화물 측벽 스페이서는 게이트 구조체(21) 상에 그리고 산화층(14) 상에 산화층을 증착함으로써 형성될 수 있다. 상기 산화층은 이방성 에칭되며, 이에 따라 게이트 구조체(21) 상의 산화층의 일부분 및 층(14) 상에 있는 산화층의 일부분이 제거되고 측벽(22, 23)을 따라 상기 산화층의 일부분이 잔류되는데, 즉 측벽 스페이서(31)가 잔류하게 된다.
게이트 전극(33)이 폴리실리콘층(16)과 접촉되어 형성된다. 예컨대, 층(17, 18, 19)에 개구(도시되지 않음)를 에칭함으로써 게이트 전극(33)이 형성되며, 상기 개구는 측벽(35, 36)을 가지고 있다. 전도성 재료가 게이트 전극(33)을 형성하기 위해 개구에 측벽(35, 36)을 따라 설치된다. 소스 전극(38)이 도핑 영역(26, 28)과 접촉되어 형성된다. 특히, 소스 전극(38)은 스페이서(31)를 따라 윗면(12) 상에 전도성 재료를 설치함으로써 형성되어, 게이트 전극(33)으로부터 간격을 두고 있다. 드레인 전극(39)이 바닥면(13)과 접촉되어 형성되어 있다. 특히, 드레인 전극(39)은 바닥면(13) 상에 전도성 재료를 설치함으로써 형성된다. 게이트 전극(33), 소스 전극(38), 및 드레인 전극(39)의 적합한 전도성 재료는 구리, 알루미늄, 구리 합금, 알루미늄 합금 등이다. 장치(10)는 질소를 함유한 환경에서 어닐링된다. 이 어닐링 스텝은 대략 900 ℃의 온도에서 수행된다.
전극은 전기 접촉부라고도 함을 주의해야 한다. 또한, 드레인 전극(39)은 바닥측 접촉부라고 한다. 장치(10)가 드레인 전극(39)에 대해 바닥쪽 접촉부를 가지고 있는 것으로 설명되었지만, 본 발명에서는 이에 한정되지 않으며, 장치(10)는 드레인 전극(39)에 대해 윗쪽 접촉부를 가질 수도 있다.
도 4는 본 발명에 따른 반도체 장치 제조 방법의 흐름도(50)이다. 예컨대 MOS 장치(10)(도 3)와 같은 반도체 장치를 설계할 때의 시작 스텝(51)에서는, 제 1 전도형의 반도체 기판, 즉 P 전도형의 기판(11)을 제공한다.
스텝(53)에서, 절연 재료로 된 층이 상기 기판의 윗면 상에 형성된다. 스텝(53)의 다음에는 스텝(55)이 이어지는 것이 바람직하며, 절연 재료로 된 제 1 층 상에 제 1 전도형의 반도체 재료층을 형성하는 과정을 포함하고 있다. 이 예에 따라, 산화층(14)이 기판(11)의 윗면(12) 상에 형성되고, 폴리실리콘층(16)이 산화층(14) 상에 형성된다.
스텝(57)에서, 제 2 전도형의 도핑 영역이 상기 반도체 기판의 일부분에 형성된다. 이 예에서, N 전도형의 도핑 영역(26)이 상기 기판(11)의 일부분에 형성된다. 스텝(57)의 다음에는 스텝(59)이 이어지는 것이 바람직하며, 스텝(57)은 산소를 함유한 환경에서 MOS 장치(10)를 어닐링하는 과정을 포함하고 있고, 이때 산소의 부분 압력은 11.85 Torr보다 높다.
방법(50)의 스텝들이 MOS 장치(10)를 예로 하여 설명되었지만, 본 발명은 이에 한정되지 않는다. 예컨대, 방법(50)의 스텝들은 바이폴라 장치 및 집적 회로에 적용될 수 있다.
지금까지 반도체 장치 제조 방법이 제공되었음을 이해해야 한다. 본 발명의 이점은 반도체 장치들간의 임계 전압의 변화를 줄이는 반도체 장치 제조 방법을 제공한다는 것이다. 또한, 상기 방법은 표준 반도체 처리 기술과 호환성이 있다.
Claims (3)
- 반도체 장치(10)를 제조하는 방법(50)에 있어서,제 1 주요면(12) 및 제 2 주요면(13)을 가진 제 1 전도형의 반도체 기판(11)을 제공하는 단계와;상기 제 1 주요면(12) 상에 제 1 절연 재료층(14)을 형성하는 단계와;상기 제 1 절연 재료층(14) 상에 제 1 전도형의 반도체 재료층(16)을 형성하는 단계와;상기 반도체 기판(11)의 일부분에 제 2 전도형의 제 1 도핑 영역(26)을 형성하는 단계와;산소를 함유한 환경에서 상기 반도체 기판(11)을 어닐링하는 단계로서, 산소의 부분 압력이 11.85 Torr보다 높은, 상기 어닐링 단계를 포함하는 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법(50)에 있어서,윗면(12), 바닥면(13), 상기 윗면 상에 형성된 게이트 구조체(21)를 가진 반도체 기판(11)을 제공하는 단계로서, 상기 게이트 구조체(21)가 제 1 측벽(22) 및 제 2 측벽(23)을 가진, 상기 제공 단계와;적어도 상기 제 1 측벽(22)에 정렬된 도핑 영역(26)을 상기 반도체 기판(11)에 형성하는 단계와;산소를 함유한 환경에서 상기 반도체 기판(11)을 어닐링하는 단계로서, 산소의 부분 압력이 11.85 Torr보다 높은, 상기 어닐링 단계를 포함하는 반도체 장치 제조 방법.
- 절연 게이트형 전계 효과 트랜지스터(10)를 제조하는 방법(50)에 있어서,제 1 주요면(12) 및 제 2 주요면(13)을 가진 제 1 전도형의 반도체 기판(11)을 제공하는 단계와;제 1 측벽(22) 및 제 2 측벽(23)을 가진 게이트 구조체(21)를 상기 제 1 주요면 상에 형성하는 단계와;상기 제 1 측벽(22) 및 제 2 측벽(23)에 정렬된 제 2 전도형의 제 1 도핑 영역(26)을 상기 반도체 기판(11)에 형성하는 단계와;산소를 함유한 환경에서 상기 반도체 기판(11)을 어닐링하는 단계로서, 산소의 부분 압력이 11.85 Torr보다 높은, 상기 어닐링 단계와;상기 게이트 구조체(21)에 게이트 접촉부(33)를, 상기 제 1 도핑 영역(26)에 소스 접촉부(38)를, 상기 제 2 주요면에 드레인 접촉부(39)를 형성하는 단계를 포함하는 제조 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/055,457 US6022784A (en) | 1998-04-06 | 1998-04-06 | Method for manufacturing a semiconductor device |
US09/055,457 | 1998-04-06 | ||
US9/055,457 | 1998-04-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990082875A KR19990082875A (ko) | 1999-11-25 |
KR100569614B1 true KR100569614B1 (ko) | 2006-04-11 |
Family
ID=21997938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990011560A KR100569614B1 (ko) | 1998-04-06 | 1999-04-02 | 반도체 장치 제조 방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6022784A (ko) |
JP (1) | JPH11330470A (ko) |
KR (1) | KR100569614B1 (ko) |
TW (1) | TW402763B (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204198B1 (en) * | 1998-11-24 | 2001-03-20 | Texas Instruments Incorporated | Rapid thermal annealing of doped polycrystalline silicon structures formed in a single-wafer cluster tool |
CN101192539B (zh) * | 2006-11-28 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | 器件制作方法及器件电性能的调整方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4133701A (en) * | 1977-06-29 | 1979-01-09 | General Motors Corporation | Selective enhancement of phosphorus diffusion by implanting halogen ions |
US4784975A (en) * | 1986-10-23 | 1988-11-15 | International Business Machines Corporation | Post-oxidation anneal of silicon dioxide |
US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
US5405791A (en) * | 1994-10-04 | 1995-04-11 | Micron Semiconductor, Inc. | Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers |
US5637514A (en) * | 1995-10-18 | 1997-06-10 | Micron Technology, Inc. | Method of forming a field effect transistor |
-
1998
- 1998-04-06 US US09/055,457 patent/US6022784A/en not_active Expired - Fee Related
-
1999
- 1999-03-29 TW TW088104929A patent/TW402763B/zh not_active IP Right Cessation
- 1999-04-02 KR KR1019990011560A patent/KR100569614B1/ko not_active IP Right Cessation
- 1999-04-05 JP JP11097224A patent/JPH11330470A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
KR19990082875A (ko) | 1999-11-25 |
US6022784A (en) | 2000-02-08 |
JPH11330470A (ja) | 1999-11-30 |
TW402763B (en) | 2000-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5937301A (en) | Method of making a semiconductor device having sidewall spacers with improved profiles | |
KR100225409B1 (ko) | 트렌치 디-모오스 및 그의 제조 방법 | |
US6255152B1 (en) | Method of fabricating CMOS using Si-B layer to form source/drain extension junction | |
US6724049B2 (en) | SOI semiconductor device with insulating film having different properties relative to the buried insulating film | |
US6214681B1 (en) | Process for forming polysilicon/germanium thin films without germanium outgassing | |
US5981365A (en) | Stacked poly-oxide-poly gate for improved silicide formation | |
US6258646B1 (en) | CMOS integrated circuit and method for implanting NMOS transistor areas prior to implanting PMOS transistor areas to optimize the thermal diffusivity thereof | |
US7056797B2 (en) | Semiconductor device and method of manufacturing the same | |
US5874343A (en) | CMOS integrated circuit and method for forming source/drain areas prior to forming lightly doped drains to optimize the thermal diffusivity thereof | |
KR100400249B1 (ko) | 반도체소자의 mos 트랜지스터 제조방법 | |
KR100218299B1 (ko) | 트랜지스터 제조방법 | |
KR100569614B1 (ko) | 반도체 장치 제조 방법 | |
JP4320167B2 (ja) | 半導体素子及びシリコン酸化窒化膜の製造方法 | |
KR19990042916A (ko) | 반도체소자의 제조방법 | |
US5970350A (en) | Semiconductor device having a thin gate oxide and method of manufacture thereof | |
US6110786A (en) | Semiconductor device having elevated gate electrode and elevated active regions and method of manufacture thereof | |
KR100549974B1 (ko) | 바이폴라 및 바이씨모스 디바이스의 제조방법 | |
JP3166911B2 (ja) | 半導体装置の製造方法 | |
US6096615A (en) | Method of forming a semiconductor device having narrow gate electrode | |
US6046471A (en) | Ultra shallow junction depth transistors | |
JP4118255B2 (ja) | Mosトランジスタの製造方法 | |
JP2003046086A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR100588783B1 (ko) | 반도체 소자 제조 방법 | |
KR100269634B1 (ko) | 트랜지스터의 형성 방법 | |
KR100505630B1 (ko) | 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130322 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140324 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |