JPH05102480A

JPH05102480A - 半導体装置およびその製造方法

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Publication number: JPH05102480A
Application number: JP25953691A
Authority: JP
Inventors: Akira Uchiyama; 章内山; Toshiyuki Ochiai; 利幸落合
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1993-04-23

Abstract

(57)【要約】（修正有）【目的】ＭＯＳＦＥＴにおけるパンチスルーの抑制と
移動度低下の抑制を同時に得る。【構成】ソース領域３７およびドレイン領域３９の少
なくとも一方において、当該領域に基板２５の深さ方向
で隣接する部分の、第１導電型に応じた不純物濃度が、
他の基板部分よりも高くなっており、かつ、半導体装置
のチャネルの少なくとも一部が、基板の深さ方向に形成
されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特にＭ
ＯＳ構造のＦＥＴ、及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造の電界効果トランジスタ
（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓ
ｔｏｒ）（以下「ＭＯＳＦＥＴ」と称する。）は、現
在、超ＬＳＩの基本素子として広く用いられている。

【０００３】このＭＯＳＦＥＴの従来の素子構造及びそ
の製造方法は、例えば「超高速ＭＯＳデバイス」（培風
舘）、１１７〜１２５頁、昭和６１年２月１０日発行に
記載されている。以下、この従来構造及び製法につき図
４の（Ａ）、（Ｂ）および図５の（Ａ）〜（Ｃ）を参照
して簡単に説明する。図４の（Ａ）は素子構造の断面
図、図４の（Ｂ）はチャネル部深さ方向のドーパント不
純物濃度プロファイルを示す図で、横軸に濃度及び縦軸
に基板面からの深さをとって示してある。また、図５の
（Ａ）〜（Ｃ）は製造工程を示す図である。

【０００４】まず、シリコン基板１１の素子形成領域
（『アクティブ領域』と称する。）のみ窒化シリコン膜
等でマスクした状態（図示せず）で酸化し、素子分離用
のフィールド酸化膜１３を形成する（図５の（Ａ）参
照）。

【０００５】その後でパンチスルー耐性を向上させるた
めに、イオン注入１５を行い、ゲート下方の基板濃度を
上げる。そしてゲート酸化膜１７を熱酸化法により成膜
する（図５（Ｂ））。

【０００６】次に、ゲートポリシリコンの成膜、ホトリ
ソエッチングによるゲート形状へのパターニングを行
い、ゲート電極１９を形成する。そしてゲート電極、フ
ィールド酸化膜をマスクとしてソースドレイン用イオン
注入を行い、ソース拡散層２１、ドレイン拡散層２３を
形成する（図５の（Ｃ））。その後、中間絶縁膜の成
膜、コンタクト開口、メタル配線形成等の工程を経て完
成となるが、ここでは、その説明は省略する。

【０００７】このようにして形成されたＦＥＴの動作方
法は、ソースドレイン間にドレイン電圧を印加してお
き、ドレインに流れる電流を、ゲートに印加するゲート
電圧のオンオフで制御する方法で行っている。

【０００８】

【発明が解決しようとする課題】しかし、ＬＳＩの高集
積化を推し進めようとすると、従来の方法では、次に述
べるような問題点がある。

【０００９】素子の微細化に伴いソースドレインの接近
により、ゲート電圧を印加しない状態でドレイン電流が
流れてしまう、いわゆる『パンチスルー（ｐｕｎｃｈ
ｔｈｒｏｕｇｈ）』が問題となる。

【００１０】これは、ソースおよびドレイン拡散層から
延びた両方の空乏層が接触し、ゲート電極による制御な
しでソースドレイン間に電流が流れてしまうものであ
り、通常ゲート直下表面よりも若干深い部分、つまりソ
ース・ドレイン拡散層の深さ程度のところで生じる。

【００１１】そこでパンチスルーを制御するべく、空乏
層の延びを押える必要性から、ある程度深い部分の基板
の不純物濃度を上げなければならない。図４の（Ｂ）に
示すように、基板濃度Ｃ２に対し、基板深さ０〜ｄ２の
範囲で、最大濃度Ｃ１となるプロファイルで基板濃度が
増大される。

【００１２】しかし、この基板濃度増大方法において
は、パンチスルーが生じる深い部分のみならず、通常の
ドレイン電流が流れる基板表面部のドーパント不純物濃
度も増大してしまっている。そのため、表面部のドーパ
ント不純物による散乱が原因で移動度の低下が生じるこ
ととなり、その結果ドレインン電流の低下、相互コンダ
クタンスの低下をもたらすことになる。これは動作速度
の低下につながり、大きな欠点となってしまうのであ
る。

【００１３】すなわち、基板表面からのイオン注入で
は、基板の深い部分のドーパント濃度を増大させようと
すると、表面部分の濃度も必然的にある程度増大してし
まうため、パンチスルー抑制と移動度低下の抑制を同時
に得ることはできない。

【００１４】この発明の第１の目的は、パンチスルーの
抑制と移動度低下の抑制が同時に達成される半導体装置
を提供することである。

【００１５】この発明の第２の目的は、上で述べた半導
体装置の製造方法を提供することである。

【００１６】

【課題を解決するための手段】上述した第１の目的の達
成を図るため、この発明の半導体装置によれば、第１導
電型半導体基板上に、ゲート絶縁膜を介してゲート電極
を配し、このゲート電極を挟んで、第２導電型拡散層に
よるソース領域およびンドレイン領域を有する半導体装
置であって、前記ソース領域およびンドレイン領域の少
なくとも一方において、当該領域に基板の深さ方向で隣
接する部分の第１導電型不純物濃度が、他の基板部分よ
りも高くなっており、かつ、当該半導体装置のチャネル
の少なくとも一部は、前記基板の、第１導電型不純物濃
度の低い部分に形成されていることを特徴とする。

【００１７】この発明の実施に当って、好ましくは、チ
ャネルの部分は、基板に設けた溝または段差の側壁部分
に沿って形成するのがよい。

【００１８】またこの発明の製造方法によれば、基板表
面から基板中へ第１導電型不純物の導入を行う工程と、
前記基板を選択的にエッチングすることにより溝または
段差を形成し、よってこれら溝または段差の側壁部に沿
った前記基板部分に不純物濃度の異なる領域を形成する
工程と、前記溝または段差の側壁部の両側にソース領域
およびドレイン領域をそれぞれ形成する工程と、前記領
域上にゲート電極を設ける工程とを含むことを特徴とす
る。

【００１９】

【作用】このような構成とすれば、ソース領域およびド
レイン領域間の、チャネルが形成されるべき半導体基板
の領域中における不純物濃度分布は、ソース領域および
ドレイン領域の中間部分で低くなっている。従って、ソ
ース・ドレインからの空乏層の延びを抑制でき、かつ同
時に移動度低下をも抑制することができる。

【００２０】

【実施例】以下、図面を参照して、この発明による半導
体装置の製造方法とその構造とを併わせて説明する。

【００２１】尚、各図は、この発明をよく理解できる程
度に各構成成分の寸法、形状、配置関係等を概略的に示
してあるにすぎない。

【００２２】また、図１の（Ａ）、図２の（Ａ）〜
（Ｄ）、および図３の（Ａ）〜（Ｃ）における破線は、
ボロン濃度分布がピークを有する、基板表面からの深さ
０．３μｍ近傍を示す。

【００２３】図１の（Ａ）は、この発明による第１の実
施例である半導体装置の構造を示す要部断面、構造、お
よび図１の（Ｂ）は、基板部分のドーパント不純物濃度
プロファイルを示す図で、横軸に濃度および縦軸に基板
面からの深さをとって示してある。

【００２４】図２の（Ａ）〜（Ｄ）は、この発明の製造
方法を説明するための工程図で、各図は主要段階で得ら
れた構造体における要部断面を示している。なお、以下
の説明では、ＮＭＯＳＦＥＴを例にして説明するが、Ｐ
ＭＯＳＦＥＴであっても同様に考えることができる。

【００２５】まず、第１導電型半導体基板としてｐ型シ
リコン基板２５を用意し、この基板２５のアクティブ領
域のみ窒化シリコン膜等でマスクした状態（図示せず）
で酸化し、素子分離用のフィールド酸化膜２７を０．３
〜０．７μｍ程度成膜する。マスク除去後、パンチスル
ーを抑制するために、第１導電型不純物として、例え
ば、ボロンＢ⁺のイオン注入２９を行なう（図２の
（Ａ））。イオン注入２９は、Ｂ⁺を例えば１００Ｋｅ
Ｖの加速エネルギーで、１０¹²（１０の１２乗）〜１０
¹³（１０の１３乗）ｃｍ^-2（ｃｍのマイナス２乗）程度
のドーズ量で行なう。これにより、基板表面から深さ
０．３μｍ近傍にピークを有するボロン濃度分布を得
る。

【００２６】その後、ゲート電極を形成する位置に、通
常のホトリソエッチングを用いて選択的に基板への溝３
１を形成する。そしてアクティブ領域表面に熱酸化法に
より２〜１０ｎｍ程度のゲート酸化膜３３を成膜する
（図２の（Ｂ））。ここで、溝３１の深さは設計により
適宜決定することができるが、例えば０．４〜０．６μ
ｍ程度とする。この溝３１の形成の結果、この溝３１の
側壁部（５０）に沿った基板表面近傍領域に不純物濃度
の異なる領域が形成されることとなる。すなわち、溝３
１の垂直壁に沿う基板上部の部分では濃度が高く、溝３
１の底部の基板部分では濃度が低い領域となる。

【００２７】次に、全面にゲートポリシリコンを成膜し
た後、通常のホトリソエッチングを用いてゲートポリシ
リコン、ゲート酸化膜を選択的にエッチングし、溝３１
を覆う位置にゲート電極３５を形成する（図２の
（Ｃ））。

【００２８】そして、ゲート電極３５、フィールド酸化
膜２７をマスクにして、ソース・ドレイン用の不純物、
例えばヒ素Ａｓのイオン注入を、例えば４０ＫｅＶの加
速エネルギー、および１０¹⁵（１０の１５乗）ｃｍ^-2程
度のドーズ量にて行い、ソース拡散層３７、ドレイン拡
散層３９を形成する（図２の（Ｄ））。なお、後に行わ
れる９００℃程度の活性化アニールで、ソース・ドレイ
ン拡散層３７および３９の接合深さＸｊは、概略０．２
μｍとなる。

【００２９】図には示さないが、この後従来と同様に、
中間絶縁膜の成膜、コンタクト開口、アニールによる活
性化、メタル配線パターニング、表面保護膜の形成等行
い、完成となる。

【００３０】以上の工程により形成されたＮＭＯＳＦＥ
Ｔの基板部分ドーパント不純物プロファイルについて述
べる。パンチスルー抑制用イオン注入、および活性化ア
ニールを行った後の基板表面からのボロン濃度プロファ
イルを模式的に図１の（Ｂ）に示す。この図から理解で
きるように、深さ０．３μｍにピークのあったプロファ
イルはアニールによりなだらかになり、表面から、深さ
ｄ３（０．３μｍ）で示す範囲内でほぼ最大濃度Ｃ３を
示す。Ｘｊ（０．２μｍ）はソース・ドレイン接合深さ
であり、ｄ３はＸｊよりも若干深く設定してある。ま
た、深さｄ２にてほぼ元の基板濃度Ｃ４になっているこ
とを示しており、また溝深さがｄ２にほぼ等しくなって
いる。

【００３１】すなわち、ソース・ドレイン近傍のチャネ
ル部分はパンチスルー抑制イオン注入時の基板表面近傍
であることから、ドーパント不純物濃度が高く（濃度：
Ｃ３）設定できる。一方、チャネルの主たる部分である
溝底部（深さ：ほぼｄ２）においては、不純物濃度は低
く（濃度：Ｃ４）設定できる。

【００３２】次に、図３の（Ａ）〜（Ｃ）を参照してこ
の発明の他の実施例につきそれぞれ説明する。

【００３３】これらはいずれも、基板４５に段差部を設
けて基板段差部の底部および上部にそれぞれ、ソースお
よびドレインの拡散層３７および３９を形成するように
したものであり、ドレイン近傍の基板濃度は高くなって
いる。

【００３４】図３の（Ａ）および（Ｂ）に示す構造で
は、段差部を基板４５に、基板面に垂直な壁面を形成
し、図３の（Ｃ）に示す構造では、基板面に対し傾斜し
た斜めの壁面を形成して、形成してある。この垂直また
は斜めの壁面に沿ってチャネルが深さ方向に亘って形成
されるので、チャネル部のドーパント濃度は一定ではな
く、ソースからドレインに向かって変化している。しか
しいずれにしても、図３の（Ａ）〜（Ｃ）の構造では、
チャネルの濃度は最大でも元の基板濃度であり、チャネ
ル部分の少なくとも一部は、低濃度であると言える。

【００３５】図３の（Ａ）、（Ｂ）および（Ｃ）に関
し、これらはいずれも、まず所定領域をマスクして選択
的に基板４５をエッチングすることにより段差を形成す
る。その後、全面をゲート酸化し、ゲート電極材料のｎ
⁺ポリシリコンを成膜する。

【００３６】そして、図３の（Ｂ）および（Ｃ）につい
ては、ゲート形成部にマスクを設けてｎ⁺ポリシリコン
をエッチングすることにより、ゲート電極３５を形成す
る。

【００３７】図３の（Ａ）については、ｎ⁺ポリシリコ
ン成膜後にマスクを用いずに、異方性エッチングするこ
とにより、自己整合的に段差部にゲート電極ポリシリコ
ンを残存形すする。

【００３８】ゲート電極３５の形成後は、いずれの構造
もゲート電極３５をマスクにしてソース・ドレイン形成
のイオン注入を行ない、ソース・ドレイン拡散層３７、
３９を形成する。

【００３９】このように図３の（Ａ）〜（Ｃ）の構造に
よれば、ゲート電極３５を段差部分にのみ形成し、チャ
ネルが深さ方向に形成されるので、ゲート電極の占有面
積が低減され、微細化に効果がある。また、チャネル方
向で不純物濃度を変化させることができるので、チャネ
ルの不純物濃度の低減で移動度を向上させるとともに、
ドレイン近傍のチャネル濃度を若干増大させることで、
パンチスルー抑制に寄与できるという効果が生じる。

【００４０】以上、実施例に基づきこの発明を説明して
きたが、この実施例はあくまでも一例に過ぎず、この発
明を制約するものではない。当業者であれば、上記以外
に種々の変形・変更を加えて実施することができること
に思い至る筈である。

【００４１】

【効果】上述した説明から明らかなように、この発明の
半導体装置によれば、ソースドレイン近傍部分において
は基板濃度を高く設定できるため、パンチスルーの抑制
を効果的に行うことができ、またチャネル部分において
は濃度を低くできるため移動度低下を抑制することがで
きる。

【００４２】すなわち、従来不可能であったパンチスル
ーと移動度低下の同時抑制を可能にすることができるの
である。

【００４３】これにより、微細で高性能なＭＯＳＦＥＴ
を実現することができる。

【図面の簡単な説明】

【図１】この発明による第１の実施例を示す素子要部の
縦断面図、および濃度分布を示す曲線図である。

【図２】（Ａ）〜（Ｄ）は、この発明による製造方法を
示す製造工程説明図である。

【図３】（Ａ）〜（Ｃ）は、この発明による別の実施例
をそれぞれ示す要部縦断面図である。

【図４】（Ａ）および（Ｂ）は、従来の素子構造の要部
縦断面図、および濃度分布を示す曲線図である。

【図５】（Ａ）〜（Ｃ）は、従来の素子の製造方法を示
す製造工程説明図である。

【符号の説明】

１１，２５，４５：シリコン基板１３，２
７：フィールド酸化膜１５，２９：パンチスルー抑制イオン注入１７，３
３：ゲート酸化膜１９，３５：ゲート電極２１，３
７：ソース領域２３，３９：ドレイン領域３１：溝５０：側壁部

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板上に、ゲート絶縁
膜を介してゲート電極を配し、このゲート電極を挟ん
で、第２導電型拡散層によるソース領域およびドレイン
領域を有する半導体装置であって、前記ソース領域およびドレイン領域の少なくとも一方に
おいて、当該領域に基板の深さ方向で隣接する部分の第
１導電型不純物濃度が、他の基板部分よりも高くなって
おり、かつ、当該半導体装置のチャネルの少なくとも一
部は、前記基板の、前記第１導電型不純物濃度の低い部
分に形成されていることを特徴とする半導体装置。
【請求項２】チャネルの部分が、基板に、設けた溝ま
たは段差の側壁部分に沿って形成されている請求項
（１）に記載の半導体装置。
【請求項３】請求項（１）に記載の半導体装置を製造
する方法において、基板表面から基板中へ第１導電型不純物の導入を行う工
程と、前記基板を選択的にエッチングすることにより溝または
段差を形成し、よって、これら溝または段差の側壁部に
沿った前記基板部分に不純物濃度の異なる領域を形成す
る工程と、前記溝または段差の側壁部の両側にソース領域およびド
レイン領域をそれぞれ形成する工程と、前記領域上にゲート電極を設ける工程とを含むことを特
徴とする半導体装置の製造方法。