JPH05251696A - Ｍｏｓｆｅｔおよびその製造方法 - Google Patents
Ｍｏｓｆｅｔおよびその製造方法Info
- Publication number
- JPH05251696A JPH05251696A JP27297191A JP27297191A JPH05251696A JP H05251696 A JPH05251696 A JP H05251696A JP 27297191 A JP27297191 A JP 27297191A JP 27297191 A JP27297191 A JP 27297191A JP H05251696 A JPH05251696 A JP H05251696A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate electrode
- ion implantation
- source
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレイン近傍部分においては基板濃
度を高く設定し、パンチスルーの抑制を効果的に行い、
チャネル部分においては濃度を低く設定して移動度低下
を抑制する。 【構成】 段差傾斜部３２が形成され、濃度制御用のイ
オン注入の単位面積当りの実効的なドーズ量が低いチャ
ネル部と、段差傾斜部３２の両端に隣接する段差上面ａ
と段差下面ｂが形成され、濃度制御用のイオン注入の単
位面積当りの実効的なドーズ量が高いチャネル端部と、
該チャネル端部に接するソース・ドレイン領域４１，４
３を設ける。
度を高く設定し、パンチスルーの抑制を効果的に行い、
チャネル部分においては濃度を低く設定して移動度低下
を抑制する。 【構成】 段差傾斜部３２が形成され、濃度制御用のイ
オン注入の単位面積当りの実効的なドーズ量が低いチャ
ネル部と、段差傾斜部３２の両端に隣接する段差上面ａ
と段差下面ｂが形成され、濃度制御用のイオン注入の単
位面積当りの実効的なドーズ量が高いチャネル端部と、
該チャネル端部に接するソース・ドレイン領域４１，４
３を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴの構造及
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ（ＭＯＳ）構造の電界効果トランジスタ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：
ＦＥＴ）（以下、ＭＯＳＦＥＴという）は、現在超ＬＳ
Ｉの基本素子として広く用いられている。
ｎｄｕｃｔｏｒ（ＭＯＳ）構造の電界効果トランジスタ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：
ＦＥＴ）（以下、ＭＯＳＦＥＴという）は、現在超ＬＳ
Ｉの基本素子として広く用いられている。
【０００３】このようなＭＯＳＦＥＴについては、例え
ば「超高速ＭＯＳデバイス」，培風館，昭和６１年２月
１０日発行，Ｐ１１７〜１２５に開示されている。以
下、従来のＭＯＳＦＥＴについて図３および図４を用い
て説明する。図３はＭＯＳＦＥＴの素子構造とチャネル
部深さ方向のドーパント不純物濃度プロファイルであ
り、図４はＭＯＳＦＥＴの製造工程断面図である。
ば「超高速ＭＯＳデバイス」，培風館，昭和６１年２月
１０日発行，Ｐ１１７〜１２５に開示されている。以
下、従来のＭＯＳＦＥＴについて図３および図４を用い
て説明する。図３はＭＯＳＦＥＴの素子構造とチャネル
部深さ方向のドーパント不純物濃度プロファイルであ
り、図４はＭＯＳＦＥＴの製造工程断面図である。
【０００４】まず、図４（ａ）に示すように、シリコン
基板１１の素子形成領域（以下、アクティブ領域とい
う）のみを窒化シリコン膜等でマスクした状態（図示せ
ず）で酸化し、素子分離用のフィールド酸化膜１３を形
成する。その後、図４（ｂ）に示すように、パンチスル
ー耐性を向上させるために、イオン注入１５を行い、ゲ
ート下の基板濃度を上げる。そして、ゲート酸化膜１７
を熱酸化法により成膜する。
基板１１の素子形成領域（以下、アクティブ領域とい
う）のみを窒化シリコン膜等でマスクした状態（図示せ
ず）で酸化し、素子分離用のフィールド酸化膜１３を形
成する。その後、図４（ｂ）に示すように、パンチスル
ー耐性を向上させるために、イオン注入１５を行い、ゲ
ート下の基板濃度を上げる。そして、ゲート酸化膜１７
を熱酸化法により成膜する。
【０００５】次に、ゲートポリシリコンの成膜、ホトリ
ソエッチングによるゲート形状へのパターンニングを行
ない、図４（ｃ）に示すように、ゲート電極１９を形成
する。そして、ゲート電極１９、フィールド酸化膜１３
をマスクにソースドレイン用イオン注入を行ない、ソー
ス拡散層２１、ドレイン拡散層２３を形成する。この
後、中間絶縁膜の成膜、コンタクト開口、メタル配線形
成等の工程を経て完成となるが、説明は省略する。
ソエッチングによるゲート形状へのパターンニングを行
ない、図４（ｃ）に示すように、ゲート電極１９を形成
する。そして、ゲート電極１９、フィールド酸化膜１３
をマスクにソースドレイン用イオン注入を行ない、ソー
ス拡散層２１、ドレイン拡散層２３を形成する。この
後、中間絶縁膜の成膜、コンタクト開口、メタル配線形
成等の工程を経て完成となるが、説明は省略する。
【０００６】動作方法については、ソース・ドレイン間
にドレイン電圧を印加しておき、ドレインに流れる電流
を、ゲートに印加するゲート電圧のオンオフで制御する
ようにしている。
にドレイン電圧を印加しておき、ドレインに流れる電流
を、ゲートに印加するゲート電圧のオンオフで制御する
ようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
の高集積化を推し進めようとすると、以下に述べる欠点
が顕在化してきた。素子の微細化に伴い、ゲート電圧を
印加しない状態でドレイン電流が流れてしまう、いわゆ
る、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）が問題
となってきた。これは、ソース及びドレイン拡散層から
延びた両方の空乏層が接触し、ゲート電極による制御な
しでソース・ドレイン間に電流が流れてしまうものであ
り、通常ゲート直下表面よりも若干深い部分で生じる。
の高集積化を推し進めようとすると、以下に述べる欠点
が顕在化してきた。素子の微細化に伴い、ゲート電圧を
印加しない状態でドレイン電流が流れてしまう、いわゆ
る、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）が問題
となってきた。これは、ソース及びドレイン拡散層から
延びた両方の空乏層が接触し、ゲート電極による制御な
しでソース・ドレイン間に電流が流れてしまうものであ
り、通常ゲート直下表面よりも若干深い部分で生じる。
【０００８】そこで、パンチスルーを抑制するために
は、空乏層の延びを抑える必要性から、ある程度深い部
分の基板ドーパント不純物濃度を上げなければならな
い。図３に示すように、基板濃度Ｃ2 に対して、基板深
さ０〜ｄ2 の範囲で、最大濃度Ｃ 1 となるプロファイル
で基板濃度を増大させるようにしている。しかしなが
ら、この基板濃度増大方法においては、パンチスルーが
生じる深い部分のみならず、通常のドレイン電流が流れ
る基板表面部のドーパント不純物濃度も増大してしまっ
ている。そのため表面部のドーパント不純物による散乱
が原因で移動度の低下が生じ、ドレイン電流の低下、相
互コンダクタンスの低下をもたらすことになる。これは
動作速度の低下につながり、大きな欠点となってしま
う。すなわち、基板表面からのイオン注入では、基板の
深い部分のドーパント濃度を増大させようとすると、表
面部分の濃度も必然的にある程度増大してしまうため、
パンチスルー抑制と移動度低下の抑制を同時に得ること
はできなかった。
は、空乏層の延びを抑える必要性から、ある程度深い部
分の基板ドーパント不純物濃度を上げなければならな
い。図３に示すように、基板濃度Ｃ2 に対して、基板深
さ０〜ｄ2 の範囲で、最大濃度Ｃ 1 となるプロファイル
で基板濃度を増大させるようにしている。しかしなが
ら、この基板濃度増大方法においては、パンチスルーが
生じる深い部分のみならず、通常のドレイン電流が流れ
る基板表面部のドーパント不純物濃度も増大してしまっ
ている。そのため表面部のドーパント不純物による散乱
が原因で移動度の低下が生じ、ドレイン電流の低下、相
互コンダクタンスの低下をもたらすことになる。これは
動作速度の低下につながり、大きな欠点となってしま
う。すなわち、基板表面からのイオン注入では、基板の
深い部分のドーパント濃度を増大させようとすると、表
面部分の濃度も必然的にある程度増大してしまうため、
パンチスルー抑制と移動度低下の抑制を同時に得ること
はできなかった。
【０００９】本発明は、パンチスルーの抑制と移動度低
下の抑制を同時に得られるＭＯＳＦＥＴおよびその製造
方法を提供することを目的とする。
下の抑制を同時に得られるＭＯＳＦＥＴおよびその製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１導電型半導体基板上にゲート絶縁膜
を介してゲート電極を形成し、該ゲート電極を挟んで、
第２導電型拡散層によるソース・ドレイン領域を有する
ＭＯＳＦＥＴにおいて、段差傾斜部が形成され、濃度制
御用のイオン注入の単位面積当りの実効的なドーズ量が
低いチャネル部と、前記段差傾斜部の両端に隣接する段
差上面と段差下面に形成され、濃度制御用のイオン注入
の単位面積当りの実効的なドーズ量が高いチャネル端部
と、該チャネル端部に接するソース・ドレイン領域を設
けるようにしたものである。
成するために、第１導電型半導体基板上にゲート絶縁膜
を介してゲート電極を形成し、該ゲート電極を挟んで、
第２導電型拡散層によるソース・ドレイン領域を有する
ＭＯＳＦＥＴにおいて、段差傾斜部が形成され、濃度制
御用のイオン注入の単位面積当りの実効的なドーズ量が
低いチャネル部と、前記段差傾斜部の両端に隣接する段
差上面と段差下面に形成され、濃度制御用のイオン注入
の単位面積当りの実効的なドーズ量が高いチャネル端部
と、該チャネル端部に接するソース・ドレイン領域を設
けるようにしたものである。
【００１１】また、第１導電型半導体基板上にゲート絶
縁膜を介してゲート電極を形成し、該ゲート電極を挟ん
で、第２導電型拡散層によるソース・ドレイン領域を有
するＭＯＳＦＥＴの製造方法において、基板に段差傾斜
部及び該段差傾斜部に接する水平部を形成する工程と、
該段差傾斜部及び水平部に濃度制御用のイオン注入を行
う工程と、前記段差傾斜部及び該段差傾斜部に隣接する
水平部にゲート電極を形成する工程と、該ゲート電極を
マスクとしてソース・ドレイン領域を形成する工程とを
施すようにしたものである。
縁膜を介してゲート電極を形成し、該ゲート電極を挟ん
で、第２導電型拡散層によるソース・ドレイン領域を有
するＭＯＳＦＥＴの製造方法において、基板に段差傾斜
部及び該段差傾斜部に接する水平部を形成する工程と、
該段差傾斜部及び水平部に濃度制御用のイオン注入を行
う工程と、前記段差傾斜部及び該段差傾斜部に隣接する
水平部にゲート電極を形成する工程と、該ゲート電極を
マスクとしてソース・ドレイン領域を形成する工程とを
施すようにしたものである。
【００１２】
【作用】本発明によれば、上記したように、基板に予め
エッチング等により傾斜を有する段差を形成し、その
後、濃度制御用のイオン注入を全面に行なうことで、傾
斜部の単位面積当りの実効的なドーズ量を下げて、この
部分をチャネルとするようにしたものである。段差上
面、段差下面の水平部分にはソース・ドレイン及びこれ
に接するチャネル端部が形成されるようにし、このチャ
ネル端部には段差傾斜部よりも実効的に高いドーズ量の
濃度制御用イオン注入を行う。
エッチング等により傾斜を有する段差を形成し、その
後、濃度制御用のイオン注入を全面に行なうことで、傾
斜部の単位面積当りの実効的なドーズ量を下げて、この
部分をチャネルとするようにしたものである。段差上
面、段差下面の水平部分にはソース・ドレイン及びこれ
に接するチャネル端部が形成されるようにし、このチャ
ネル端部には段差傾斜部よりも実効的に高いドーズ量の
濃度制御用イオン注入を行う。
【００１３】したがって、ソース・ドレインからの空乏
層の延びを抑制し、同時に移動度低下をも抑制すること
ができる。
層の延びを抑制し、同時に移動度低下をも抑制すること
ができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。なお、説明に用いる各図はこれ
ら発明を理解できる程度に各構成部分の寸法、形状、配
置関係等を概略的に示してある。図１は本発明の実施例
を示すＭＯＳＦＥＴの平面図、図２はそのＭＯＳＦＥＴ
の製造工程断面図である。ここでは、ＮＭＯＳＦＥＴを
例にして説明するがＰＭＯＳＦＥＴであっても同様に考
えることができる。
ながら詳細に説明する。なお、説明に用いる各図はこれ
ら発明を理解できる程度に各構成部分の寸法、形状、配
置関係等を概略的に示してある。図１は本発明の実施例
を示すＭＯＳＦＥＴの平面図、図２はそのＭＯＳＦＥＴ
の製造工程断面図である。ここでは、ＮＭＯＳＦＥＴを
例にして説明するがＰＭＯＳＦＥＴであっても同様に考
えることができる。
【００１５】図１において、３２は段差傾斜部、３３は
フィールド酸化膜、３９はゲート酸化膜、４１，４３は
ソース・ドレイン拡散層である。まず、図２（ａ）に示
すように、ｐ型シリコン基板２５の領域２７の部分にレ
ジスト等のエッチングマスクを設け（図示なし）、ドラ
イエッチングにより基板を深さＤまでエッチングする。
この時、傾斜段差部３２にできる角度をＡとする。ここ
ではＡが概ね６０度程度となるように形成している。ま
た、２９は段差上部、３１は段差下部である。ここで、
深さＤは最終的にゲート長を決定す要素となるものであ
り、角度Ａとともに設計に応じて設定することができ
る。
フィールド酸化膜、３９はゲート酸化膜、４１，４３は
ソース・ドレイン拡散層である。まず、図２（ａ）に示
すように、ｐ型シリコン基板２５の領域２７の部分にレ
ジスト等のエッチングマスクを設け（図示なし）、ドラ
イエッチングにより基板を深さＤまでエッチングする。
この時、傾斜段差部３２にできる角度をＡとする。ここ
ではＡが概ね６０度程度となるように形成している。ま
た、２９は段差上部、３１は段差下部である。ここで、
深さＤは最終的にゲート長を決定す要素となるものであ
り、角度Ａとともに設計に応じて設定することができ
る。
【００１６】次に、アクティブ領域のみ窒化シリコン膜
等でマスクした状態（図示なし）で酸化し、素子分離用
のフィールド酸化膜３３を０．３〜０．７μｍ程度成膜
形成する。次に、図２（ｂ）に示すように、全面を９０
０℃〜１１００℃程度の酸化雰囲気で酸化して、アクテ
ィブ領域シリコン表面にゲート酸化膜３５を３〜２０ｎ
ｍ程度の膜厚で形成する。その後、パンチスルー抑制の
ためのイオン注入３７を例えば、ボロンＢ+ をドーズ量
１０12〜１０13ｃｍ- 2 、加速エネルギー３０〜１００
ｋｅＶ程度で行う。これにより、基板のドーパント濃度
を増大させる。
等でマスクした状態（図示なし）で酸化し、素子分離用
のフィールド酸化膜３３を０．３〜０．７μｍ程度成膜
形成する。次に、図２（ｂ）に示すように、全面を９０
０℃〜１１００℃程度の酸化雰囲気で酸化して、アクテ
ィブ領域シリコン表面にゲート酸化膜３５を３〜２０ｎ
ｍ程度の膜厚で形成する。その後、パンチスルー抑制の
ためのイオン注入３７を例えば、ボロンＢ+ をドーズ量
１０12〜１０13ｃｍ- 2 、加速エネルギー３０〜１００
ｋｅＶ程度で行う。これにより、基板のドーパント濃度
を増大させる。
【００１７】その後、全面にｎ+ ポリシリコンの成膜を
行ない、段差傾斜部およびそれに隣接する段差上面ａ、
段差下面ｂに位置するようにゲート電極パターンニング
を施して、図２（ｃ）に示すように、ゲート電極３９を
形成する。そして、ゲート電極３９、フィールド酸化膜
３３をマスクにして、ヒ素Ａｓ+ を１０15ｃｍ- 2 程度
のドーズでイオン注入して、ソース・ドレイン拡散層４
１，４３を形成する。なお、図２（ｃ）は図１のＡ−Ａ
線断面を示している。
行ない、段差傾斜部およびそれに隣接する段差上面ａ、
段差下面ｂに位置するようにゲート電極パターンニング
を施して、図２（ｃ）に示すように、ゲート電極３９を
形成する。そして、ゲート電極３９、フィールド酸化膜
３３をマスクにして、ヒ素Ａｓ+ を１０15ｃｍ- 2 程度
のドーズでイオン注入して、ソース・ドレイン拡散層４
１，４３を形成する。なお、図２（ｃ）は図１のＡ−Ａ
線断面を示している。
【００１８】ここまでの工程により、本発明のＭＯＳＦ
ＥＴの要部は形成されるが、この後中間絶縁膜の成膜、
コンタクトの開口、メタル配線の形成、表面保護膜の形
成等行うことでＭＯＳＦＥＴは完成となる。以上の工程
により、形成されたＮＭＯＳＦＥＴの基板部分ドーパン
ト不純物プロファイルについて図２を例に述べる。
ＥＴの要部は形成されるが、この後中間絶縁膜の成膜、
コンタクトの開口、メタル配線の形成、表面保護膜の形
成等行うことでＭＯＳＦＥＴは完成となる。以上の工程
により、形成されたＮＭＯＳＦＥＴの基板部分ドーパン
ト不純物プロファイルについて図２を例に述べる。
【００１９】傾斜段差の角度Ａを６０度としたので、イ
オン注入３７を主平面に対して垂直方向とすると、段差
傾斜部３２の長さｌ2 は平面的に見た段差傾斜部３２の
長さｌ1 に対して２倍となる。すなわち、段差傾斜部３
２においては、段差上部２９、段差下部３１に比べて、
同量のイオン注入が２倍の面積に対して行なわれること
から、基板単位面積当りの注入量は１／２となる。
オン注入３７を主平面に対して垂直方向とすると、段差
傾斜部３２の長さｌ2 は平面的に見た段差傾斜部３２の
長さｌ1 に対して２倍となる。すなわち、段差傾斜部３
２においては、段差上部２９、段差下部３１に比べて、
同量のイオン注入が２倍の面積に対して行なわれること
から、基板単位面積当りの注入量は１／２となる。
【００２０】ゲート端部のソース・ドレインに接する部
分の基板濃度については、イオン注入は垂直方向から行
なわれるので１／２とはならずに、高濃度に保たれてい
る。なお、上記の例では角度Ａを６０度、イオン注入を
垂直方向としたが、これらの角度は任意に設定、組合せ
が可能である。これらの設定を変えることにより、段差
傾斜部と段差上部、段差下部の実効的なイオン注入ドー
ズ量の差を変化させることができる。
分の基板濃度については、イオン注入は垂直方向から行
なわれるので１／２とはならずに、高濃度に保たれてい
る。なお、上記の例では角度Ａを６０度、イオン注入を
垂直方向としたが、これらの角度は任意に設定、組合せ
が可能である。これらの設定を変えることにより、段差
傾斜部と段差上部、段差下部の実効的なイオン注入ドー
ズ量の差を変化させることができる。
【００２１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ソース・ドレイン近傍部分においては基板濃度
を高く設定できるため、パンチスルーの抑制を効果的に
行なうことができ、また、チャネル部分においては濃度
を低くできるため、移動度低下を抑制することができ
る。
よれば、ソース・ドレイン近傍部分においては基板濃度
を高く設定できるため、パンチスルーの抑制を効果的に
行なうことができ、また、チャネル部分においては濃度
を低くできるため、移動度低下を抑制することができ
る。
【００２３】すなわち、従来不可能であったパンチスル
ーと移動度低下の同時抑制を可能にすることができる。
また、段差部分にゲートを形成するようにしたので、平
面的に見た長さが同一であっても実効的なゲート長を長
くすることができるので、より効果的にパンチスルーを
抑制することができる利点もある。
ーと移動度低下の同時抑制を可能にすることができる。
また、段差部分にゲートを形成するようにしたので、平
面的に見た長さが同一であっても実効的なゲート長を長
くすることができるので、より効果的にパンチスルーを
抑制することができる利点もある。
【００２４】これにより、微細で高性能なＭＯＳＦＥＴ
を実現することができる。
を実現することができる。
【図１】本発明の実施例を示すＭＯＳＦＥＴの平面図で
ある。
ある。
【図２】本発明の実施例を示すＭＯＳＦＥＴの製造工程
断面図である。
断面図である。
【図３】従来のＭＯＳＦＥＴの素子構造とチャネル部深
さ方向のドーパント不純物濃度プロファイルを示す図で
ある。
さ方向のドーパント不純物濃度プロファイルを示す図で
ある。
【図４】従来のＭＯＳＦＥＴの製造工程断面図である。
２５ ｐ型シリコン基板 ３２ 傾斜段差部 ２９ 段差上部 ３１ 段差下部 ３３ 素子分離用のフィールド酸化膜 ３５ ゲート酸化膜 ３７ イオン注入 ａ 段差上面 ｂ 段差下面 ３９ ゲート電極 ４１，４３ ソース・ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 第１導電型半導体基板上にゲート絶縁膜
を介してゲート電極を形成し、該ゲート電極を挟んで、
第２導電型拡散層によるソース・ドレイン領域を有する
ＭＯＳＦＥＴにおいて、 （ａ）段差傾斜部が形成され、濃度制御用のイオン注入
の単位面積当りの実効的なドーズ量が低いチャネル部
と、 （ｂ）前記段差傾斜部の両端に隣接する段差上面と段差
下面に形成され、濃度制御用のイオン注入の単位面積当
りの実効的なドーズ量が高いチャネル端部と、 （ｃ）該チャネル端部に接するソース・ドレイン領域を
具備することを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 第１導電型半導体基板上にゲート絶縁膜
を介してゲート電極を形成し、該ゲート電極を挟んで、
第２導電型拡散層によるソース・ドレイン領域を有する
ＭＯＳＦＥＴの製造方法において、 （ａ）基板に段差傾斜部及び該段差傾斜部に接する水平
部を形成する工程と、 （ｂ）該段差傾斜部及び水平部に濃度制御用のイオン注
入を行う工程と、 （ｃ）前記段差傾斜部及び該段差傾斜部に隣接する水平
部にゲート電極を形成する工程と、 （ｄ）該ゲート電極をマスクとしてソース・ドレイン領
域を形成する工程とを施すＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27297191A JPH05251696A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27297191A JPH05251696A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251696A true JPH05251696A (ja) | 1993-09-28 |
Family
ID=17521348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27297191A Withdrawn JPH05251696A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101100430B1 (ko) * | 2005-11-17 | 2011-12-30 | 삼성전자주식회사 | ｐ－ＭＯＳ를 포함하는 반도체 소자 및 그 제조 방법 |
| CN107195680A (zh) * | 2017-05-10 | 2017-09-22 | 南京邮电大学 | 一种mosfet结构 |
-
1991
- 1991-10-22 JP JP27297191A patent/JPH05251696A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101100430B1 (ko) * | 2005-11-17 | 2011-12-30 | 삼성전자주식회사 | ｐ－ＭＯＳ를 포함하는 반도체 소자 및 그 제조 방법 |
| CN107195680A (zh) * | 2017-05-10 | 2017-09-22 | 南京邮电大学 | 一种mosfet结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3032138B2 (ja) | 高密度ｍｏｓ型電力装置の製造方法およびこの方法により製造された高密度ｍｏｓ型電力装置 | |
| JP3474589B2 (ja) | 相補型ｍｉｓトランジスタ装置 | |
| JP3049492B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| JPS58147074A (ja) | 金属酸化物半導体トランジスタデバイス及びその製法 | |
| JPH0669229A (ja) | Ｇｏｌｄ構造を有する半導体素子の製造方法 | |
| JPS6055665A (ja) | 半導体装置の製造方法 | |
| JP2997377B2 (ja) | 半導体装置及びその製造方法 | |
| KR950011020B1 (ko) | 절연 게이트형 반도체 장치 및 그 제작방법 | |
| JPH05102480A (ja) | 半導体装置およびその製造方法 | |
| JPH04264776A (ja) | 半導体装置 | |
| JPH0465549B2 (ja) | ||
| JP2924947B2 (ja) | 半導体装置の製造方法 | |
| JPH05251696A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JPH0564458B2 (ja) | ||
| JPH08264784A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH088430A (ja) | Ｍｏｓトランジスタ及びその形成方法 | |
| JP2892415B2 (ja) | 半導体素子の製造方法 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62130563A (ja) | 半導体装置 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |