JPH08264784A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH08264784A JPH08264784A JP9441295A JP9441295A JPH08264784A JP H08264784 A JPH08264784 A JP H08264784A JP 9441295 A JP9441295 A JP 9441295A JP 9441295 A JP9441295 A JP 9441295A JP H08264784 A JPH08264784 A JP H08264784A
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Abstract
(57)【要約】
【目的】 特性の経時的劣化が少なくて寿命が長く且つ
短チャネル効果も抑制された電界効果型半導体装置を製
造する。 【構成】 テーパー形状の多結晶Ｓｉ膜２３でゲート電
極を形成し、多結晶Ｓｉ膜２３をマスクにした不純物の
斜め回転イオン注入で拡散層領域２５を形成する。この
ため、拡散層領域２５を多結晶Ｓｉ膜２３下にまで形成
することができ、ホットキャリアのうちでＳｉＯ2 膜２
６に注入される割合が低くなる。しかも、チャネル長方
向におけるレジスト２４の幅を変更することなく実効チ
ャネル長２８を長くすることができる。
短チャネル効果も抑制された電界効果型半導体装置を製
造する。 【構成】 テーパー形状の多結晶Ｓｉ膜２３でゲート電
極を形成し、多結晶Ｓｉ膜２３をマスクにした不純物の
斜め回転イオン注入で拡散層領域２５を形成する。この
ため、拡散層領域２５を多結晶Ｓｉ膜２３下にまで形成
することができ、ホットキャリアのうちでＳｉＯ2 膜２
６に注入される割合が低くなる。しかも、チャネル長方
向におけるレジスト２４の幅を変更することなく実効チ
ャネル長２８を長くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造の電界効果
型半導体装置の製造方法に関するものである。
型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図３は、本発明の第１従来例で製造した
ＬＤＤ構造のＭＯＳトランジスタを示している。この第
１従来例では、Ｓｉ基板１１の表面にゲート酸化膜とし
てのＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１２上の
多結晶Ｓｉ膜１３等でゲート電極を形成する。
ＬＤＤ構造のＭＯＳトランジスタを示している。この第
１従来例では、Ｓｉ基板１１の表面にゲート酸化膜とし
てのＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１２上の
多結晶Ｓｉ膜１３等でゲート電極を形成する。
【０００３】その後、多結晶Ｓｉ膜１３をマスクにした
不純物のイオン注入等で低濃度の拡散層領域１４をＳｉ
基板１１に形成し、ＳｉＯ2 膜１５等から成る絶縁性の
側壁を多結晶Ｓｉ膜１３に設ける。そして、多結晶Ｓｉ
膜１３とＳｉＯ2 膜１５とをマスクにした不純物のイオ
ン注入等で高濃度の拡散層領域１６をＳｉ基板１１に形
成する。
不純物のイオン注入等で低濃度の拡散層領域１４をＳｉ
基板１１に形成し、ＳｉＯ2 膜１５等から成る絶縁性の
側壁を多結晶Ｓｉ膜１３に設ける。そして、多結晶Ｓｉ
膜１３とＳｉＯ2 膜１５とをマスクにした不純物のイオ
ン注入等で高濃度の拡散層領域１６をＳｉ基板１１に形
成する。
【０００４】図４は、本発明の第２従来例で製造したＬ
ＤＤ構造のＭＯＳトランジスタを示している。この第２
従来例でも、多結晶Ｓｉ膜１３をマスクにした不純物の
イオン注入及びその後の熱拡散等で低濃度の拡散層領域
１７を多結晶Ｓｉ膜１３下にまで広げることを除いて、
上述の第１従来例と実質的に同様の工程を実行する。
ＤＤ構造のＭＯＳトランジスタを示している。この第２
従来例でも、多結晶Ｓｉ膜１３をマスクにした不純物の
イオン注入及びその後の熱拡散等で低濃度の拡散層領域
１７を多結晶Ｓｉ膜１３下にまで広げることを除いて、
上述の第１従来例と実質的に同様の工程を実行する。
【０００５】
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタの微細化に伴う短チャネル効果のうちのソース
／ドレイン間のパンチスルーを防止するためには、Ｓｉ
基板１１の不純物濃度を高くして、ドレインからの空乏
層の拡がりを抑制する必要がある。しかし、ドレインか
らの空乏層の拡がりを抑制すると、この空乏層内におけ
る電界が高くなって、ホットキャリアの発生が多くな
る。
ンジスタの微細化に伴う短チャネル効果のうちのソース
／ドレイン間のパンチスルーを防止するためには、Ｓｉ
基板１１の不純物濃度を高くして、ドレインからの空乏
層の拡がりを抑制する必要がある。しかし、ドレインか
らの空乏層の拡がりを抑制すると、この空乏層内におけ
る電界が高くなって、ホットキャリアの発生が多くな
る。
【０００６】ところが、図３に示した第１従来例で製造
したＭＯＳトランジスタでは、拡散層領域１４がＳｉＯ
2 膜１５下にしか位置していないので、ホットキャリア
のうちでＳｉＯ2 膜１５に注入される割合が高く、閾値
電圧や相互コンダクタンス等の特性の経時的劣化が速く
て、寿命が１０5 秒程度しかなかった。
したＭＯＳトランジスタでは、拡散層領域１４がＳｉＯ
2 膜１５下にしか位置していないので、ホットキャリア
のうちでＳｉＯ2 膜１５に注入される割合が高く、閾値
電圧や相互コンダクタンス等の特性の経時的劣化が速く
て、寿命が１０5 秒程度しかなかった。
【０００７】これに対して、図４に示した第２従来例で
製造したＭＯＳトランジスタでは、拡散層領域１７が多
結晶Ｓｉ膜１３下にまで広がっているので、ホットキャ
リアのうちでＳｉＯ2 膜１５に注入される割合が第１従
来例で製造したＭＯＳトランジスタより低く、閾値電圧
や相互コンダクタンス等の特性の経時的劣化が遅くて、
寿命が１０7 秒程度まで向上している。
製造したＭＯＳトランジスタでは、拡散層領域１７が多
結晶Ｓｉ膜１３下にまで広がっているので、ホットキャ
リアのうちでＳｉＯ2 膜１５に注入される割合が第１従
来例で製造したＭＯＳトランジスタより低く、閾値電圧
や相互コンダクタンス等の特性の経時的劣化が遅くて、
寿命が１０7 秒程度まで向上している。
【０００８】しかし、この第２従来例で製造したＭＯＳ
トランジスタでは、拡散層領域１７が多結晶Ｓｉ膜１３
下にまで広がっているために、図３と図４との比較から
も明らかな様に、第１従来例で製造したＭＯＳトランジ
スタよりも実効チャネル長１８が短い。
トランジスタでは、拡散層領域１７が多結晶Ｓｉ膜１３
下にまで広がっているために、図３と図４との比較から
も明らかな様に、第１従来例で製造したＭＯＳトランジ
スタよりも実効チャネル長１８が短い。
【０００９】このため、短チャネル効果を無視すること
ができなくなり、短チャネル効果を抑制しつつ特性の経
時的劣化を遅くして寿命を長くするためには、多結晶Ｓ
ｉ膜１３をパターニングするためのリソグラフィのマス
クの幅を広くする必要があり、これではＭＯＳトランジ
スタを微細化することができない。
ができなくなり、短チャネル効果を抑制しつつ特性の経
時的劣化を遅くして寿命を長くするためには、多結晶Ｓ
ｉ膜１３をパターニングするためのリソグラフィのマス
クの幅を広くする必要があり、これではＭＯＳトランジ
スタを微細化することができない。
【００１０】
【課題を解決するための手段】請求項１の電界効果型半
導体装置の製造方法は、ゲート電極をマスクにして半導
体基板に不純物を導入して相対的に低濃度の第１の拡散
層領域を形成し、前記ゲート電極とこのゲート電極に設
けた絶縁性の側壁とをマスクにして前記半導体基板に不
純物を導入して相対的に高濃度の第２の拡散層領域を形
成する電界効果型半導体装置の製造方法において、少な
くとも前記半導体基板側の基部におけるチャネル長方向
の幅が前記半導体基板から離間するにつれて狭くなって
いる前記ゲート電極を形成する工程と、前記ゲート電極
をマスクにした不純物の斜め回転イオン注入で前記第１
の拡散層領域を形成する工程とを具備することを特徴と
している。
導体装置の製造方法は、ゲート電極をマスクにして半導
体基板に不純物を導入して相対的に低濃度の第１の拡散
層領域を形成し、前記ゲート電極とこのゲート電極に設
けた絶縁性の側壁とをマスクにして前記半導体基板に不
純物を導入して相対的に高濃度の第２の拡散層領域を形
成する電界効果型半導体装置の製造方法において、少な
くとも前記半導体基板側の基部におけるチャネル長方向
の幅が前記半導体基板から離間するにつれて狭くなって
いる前記ゲート電極を形成する工程と、前記ゲート電極
をマスクにした不純物の斜め回転イオン注入で前記第１
の拡散層領域を形成する工程とを具備することを特徴と
している。
【００１１】請求項２の電界効果型半導体装置の製造方
法は、ポリサイド層で前記ゲート電極を形成し、前記ポ
リサイド層のうちの多結晶Ｓｉ膜を前記基部にすること
を特徴としている。
法は、ポリサイド層で前記ゲート電極を形成し、前記ポ
リサイド層のうちの多結晶Ｓｉ膜を前記基部にすること
を特徴としている。
【００１２】
【作用】本発明による電界効果型半導体装置の製造方法
では、ゲート電極をマスクにした不純物の斜め回転イオ
ン注入で拡散層領域を形成しているので、この拡散層領
域をゲート電極下にまで形成することができる。
では、ゲート電極をマスクにした不純物の斜め回転イオ
ン注入で拡散層領域を形成しているので、この拡散層領
域をゲート電極下にまで形成することができる。
【００１３】一方、ゲート電極の少なくとも基部におけ
るチャネル長方向の幅を半導体基板から離間するにつれ
て狭くしているので、ゲート電極の最も狭い部分をリソ
グラフィのマスクに合わせて形成すれば、ゲート電極の
基部におけるチャネル長方向の幅をリソグラフィのマス
クの幅よりも広くすることができる。
るチャネル長方向の幅を半導体基板から離間するにつれ
て狭くしているので、ゲート電極の最も狭い部分をリソ
グラフィのマスクに合わせて形成すれば、ゲート電極の
基部におけるチャネル長方向の幅をリソグラフィのマス
クの幅よりも広くすることができる。
【００１４】また、ゲート電極の少なくとも基部におけ
るチャネル長方向の幅を半導体基板から離間するにつれ
て狭くしているので、この電界効果型半導体装置の上層
に積層させる膜の段差被覆性がよくて平坦性が高く、上
層配線の加工等が容易である。
るチャネル長方向の幅を半導体基板から離間するにつれ
て狭くしているので、この電界効果型半導体装置の上層
に積層させる膜の段差被覆性がよくて平坦性が高く、上
層配線の加工等が容易である。
【００１５】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の第１及び第２実施例を、図１、２を参照しなが
ら説明する。図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、Ｓｉ基板２１の
表面を熱酸化して、この表面にゲート酸化膜としてのＳ
ｉＯ2 膜２２を形成する。
本発明の第１及び第２実施例を、図１、２を参照しなが
ら説明する。図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、Ｓｉ基板２１の
表面を熱酸化して、この表面にゲート酸化膜としてのＳ
ｉＯ2 膜２２を形成する。
【００１６】その後、多結晶Ｓｉ膜２３等をＣＶＤ法で
堆積させ、フォトリソグラフィでゲート電極のパターン
のレジスト２４を多結晶Ｓｉ膜２３上に形成する。そし
て、このレジスト２４をマスクにして、条件を最適化し
た異方性エッチングを多結晶Ｓｉ膜２３に施して、多結
晶Ｓｉ膜２３をテーパー形状に加工する。このときのテ
ーパー角としては、多結晶Ｓｉ膜２３の高さを１５０ｎ
ｍ程度とすると、Ｓｉ基板２１の法線に対する角度が１
５〜２５°程度がよい。
堆積させ、フォトリソグラフィでゲート電極のパターン
のレジスト２４を多結晶Ｓｉ膜２３上に形成する。そし
て、このレジスト２４をマスクにして、条件を最適化し
た異方性エッチングを多結晶Ｓｉ膜２３に施して、多結
晶Ｓｉ膜２３をテーパー形状に加工する。このときのテ
ーパー角としては、多結晶Ｓｉ膜２３の高さを１５０ｎ
ｍ程度とすると、Ｓｉ基板２１の法線に対する角度が１
５〜２５°程度がよい。
【００１７】次に、図１（ｂ）に示す様に、レジスト２
４を除去してから、多結晶Ｓｉ膜２３をマスクにした不
純物の斜め回転イオン注入で低濃度の拡散層領域２５を
Ｓｉ基板２１に形成する。このときの斜め回転イオン注
入は、図１（ｂ）からも明らかな様に、多結晶Ｓｉ膜２
３下で且つ多結晶Ｓｉ膜２３から離間した深さにまで拡
散層領域２５を形成するために、既述の一従来例におけ
る拡散層領域１４を形成するためのイオン注入よりも高
エネルギーで行う。
４を除去してから、多結晶Ｓｉ膜２３をマスクにした不
純物の斜め回転イオン注入で低濃度の拡散層領域２５を
Ｓｉ基板２１に形成する。このときの斜め回転イオン注
入は、図１（ｂ）からも明らかな様に、多結晶Ｓｉ膜２
３下で且つ多結晶Ｓｉ膜２３から離間した深さにまで拡
散層領域２５を形成するために、既述の一従来例におけ
る拡散層領域１４を形成するためのイオン注入よりも高
エネルギーで行う。
【００１８】次に、図１（ｃ）に示す様に、ＳｉＯ2 膜
２６等の絶縁膜を全面に堆積させ、ＳｉＯ2 膜２６の全
面をエッチバックして、このＳｉＯ2 膜２６から成る側
壁を多結晶Ｓｉ膜２３に設ける。そして、多結晶Ｓｉ膜
２３とＳｉＯ2 膜２６とをマスクにした不純物のイオン
注入で高濃度の拡散層領域２７をＳｉ基板２１に形成す
る。
２６等の絶縁膜を全面に堆積させ、ＳｉＯ2 膜２６の全
面をエッチバックして、このＳｉＯ2 膜２６から成る側
壁を多結晶Ｓｉ膜２３に設ける。そして、多結晶Ｓｉ膜
２３とＳｉＯ2 膜２６とをマスクにした不純物のイオン
注入で高濃度の拡散層領域２７をＳｉ基板２１に形成す
る。
【００１９】以上の様な第１実施例で製造したＭＯＳト
ランジスタでは、不純物の斜め回転イオン注入で多結晶
Ｓｉ膜２３下にまで拡散層領域２５を形成しているが、
多結晶Ｓｉ膜２３をテーパー形状にしているので、実効
チャネル長２８は図３に示した第１従来例の場合と同等
程度であり図４に示した第２従来例の場合の実効チャネ
ル長１８よりも長い。
ランジスタでは、不純物の斜め回転イオン注入で多結晶
Ｓｉ膜２３下にまで拡散層領域２５を形成しているが、
多結晶Ｓｉ膜２３をテーパー形状にしているので、実効
チャネル長２８は図３に示した第１従来例の場合と同等
程度であり図４に示した第２従来例の場合の実効チャネ
ル長１８よりも長い。
【００２０】しかも、この様に実効チャネル長２８を長
くしているが、多結晶Ｓｉ膜２３をテーパー形状にして
いるので、図１（ａ）からも明らかな様に、チャネル長
方向におけるレジスト２４の幅は図３、４に示した第１
及び第２従来例よりも長くする必要がない。
くしているが、多結晶Ｓｉ膜２３をテーパー形状にして
いるので、図１（ａ）からも明らかな様に、チャネル長
方向におけるレジスト２４の幅は図３、４に示した第１
及び第２従来例よりも長くする必要がない。
【００２１】図２は、本発明の第２実施例で製造したＭ
ＯＳトランジスタを示している。この第２実施例も、多
結晶Ｓｉ膜３１とタングステンシリサイド膜３２とのポ
リサイド層３３でゲート電極を形成し且つタングステン
シリサイド膜３２は垂直形状に加工し多結晶Ｓｉ膜３１
のみをテーパー形状に加工することを除いて、図１に示
した第１実施例と実質的に同様の工程を実行する。そし
て、この第２実施例でも、第１実施例と同様の作用効果
を奏することができる。
ＯＳトランジスタを示している。この第２実施例も、多
結晶Ｓｉ膜３１とタングステンシリサイド膜３２とのポ
リサイド層３３でゲート電極を形成し且つタングステン
シリサイド膜３２は垂直形状に加工し多結晶Ｓｉ膜３１
のみをテーパー形状に加工することを除いて、図１に示
した第１実施例と実質的に同様の工程を実行する。そし
て、この第２実施例でも、第１実施例と同様の作用効果
を奏することができる。
【００２２】なお、以上の第１及び第２実施例は、ＭＯ
Ｓトランジスタの製造に本発明を適用したものである
が、ＭＯＳトランジスタ以外の電界効果型半導体装置の
製造にも本発明を当然に適用することができる。
Ｓトランジスタの製造に本発明を適用したものである
が、ＭＯＳトランジスタ以外の電界効果型半導体装置の
製造にも本発明を当然に適用することができる。
【００２３】
【発明の効果】本発明による電界効果型半導体装置の製
造方法では、拡散層領域をゲート電極下にまで形成する
ことができるので、ホットキャリアのうちでゲート電極
に注入される割合が高くなり絶縁性の側壁に注入される
割合が低くなって、特性の経時的劣化が少なくて寿命が
長い電界効果型半導体装置を製造することができる。
造方法では、拡散層領域をゲート電極下にまで形成する
ことができるので、ホットキャリアのうちでゲート電極
に注入される割合が高くなり絶縁性の側壁に注入される
割合が低くなって、特性の経時的劣化が少なくて寿命が
長い電界効果型半導体装置を製造することができる。
【００２４】しかも、ゲート電極の基部におけるチャネ
ル長方向の幅をリソグラフィのマスクの幅よりも広くす
ることができるので、リソグラフィのマスクの幅を変更
することなく実効チャネル長を長くして、短チャネル効
果も抑制された電界効果型半導体装置を製造することが
できる。
ル長方向の幅をリソグラフィのマスクの幅よりも広くす
ることができるので、リソグラフィのマスクの幅を変更
することなく実効チャネル長を長くして、短チャネル効
果も抑制された電界効果型半導体装置を製造することが
できる。
【００２５】また、この電界効果型半導体装置の上層に
積層させる膜の段差被覆性がよくて平坦性が高く、上層
配線の加工等が容易であるので、この電界効果型半導体
装置を高い歩留りで製造することができる。
積層させる膜の段差被覆性がよくて平坦性が高く、上層
配線の加工等が容易であるので、この電界効果型半導体
装置を高い歩留りで製造することができる。
【図１】本発明の第１実施例を工程順に示すＭＯＳトラ
ンジスタの側断面図である。
ンジスタの側断面図である。
【図２】本発明の第２実施例で製造したＭＯＳトランジ
スタの側断面図である。
スタの側断面図である。
【図３】本発明の第１従来例で製造したＭＯＳトランジ
スタの側断面図である。
スタの側断面図である。
【図４】本発明の第２従来例で製造したＭＯＳトランジ
スタの側断面図である。
スタの側断面図である。
２１ Ｓｉ基板 ２３ 多結晶Ｓｉ膜 ２５ 拡散層領域 ２６ ＳｉＯ2 膜 ２７ 拡散層領域 ３１ 多結晶Ｓｉ膜 ３３ ポリサイド層
Claims (2)
- 【請求項１】 ゲート電極をマスクにして半導体基板に
不純物を導入して相対的に低濃度の第１の拡散層領域を
形成し、前記ゲート電極とこのゲート電極に設けた絶縁
性の側壁とをマスクにして前記半導体基板に不純物を導
入して相対的に高濃度の第２の拡散層領域を形成する電
界効果型半導体装置の製造方法において、 少なくとも前記半導体基板側の基部におけるチャネル長
方向の幅が前記半導体基板から離間するにつれて狭くな
っている前記ゲート電極を形成する工程と、 前記ゲート電極をマスクにした不純物の斜め回転イオン
注入で前記第１の拡散層領域を形成する工程とを具備す
ることを特徴とする電界効果型半導体装置の製造方法。 - 【請求項２】 ポリサイド層で前記ゲート電極を形成
し、 前記ポリサイド層のうちの多結晶Ｓｉ膜を前記基部にす
ることを特徴とする請求項１記載の電界効果型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9441295A JPH08264784A (ja) | 1995-03-28 | 1995-03-28 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9441295A JPH08264784A (ja) | 1995-03-28 | 1995-03-28 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264784A true JPH08264784A (ja) | 1996-10-11 |
Family
ID=14109536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9441295A Pending JPH08264784A (ja) | 1995-03-28 | 1995-03-28 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264784A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319814A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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| US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-03-28 JP JP9441295A patent/JPH08264784A/ja active Pending
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|---|---|---|---|---|
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