JP2892415B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、パワーMOSトランジスタに用いられる縦
型MOS FETの電気的特性の向上を期するようにした半導
体素子の製造方法に関するものである。
型MOS FETの電気的特性の向上を期するようにした半導
体素子の製造方法に関するものである。
（従来の技術） 従来の縦型MOS FETの製造方法に関しては、たとえ
ば、特開昭61−230371号公報により開示されており、第
２図（ａ）〜第２図（ｄ）は上記公報に記載された従来
の縦型MOS FETの製造方法を示す工程断面図である。こ
の第２図（ａ）〜第２図（ｄ）により従来の縦型MOS FE
Tについて説明する。
ば、特開昭61−230371号公報により開示されており、第
２図（ａ）〜第２図（ｄ）は上記公報に記載された従来
の縦型MOS FETの製造方法を示す工程断面図である。こ
の第２図（ａ）〜第２図（ｄ）により従来の縦型MOS FE
Tについて説明する。
まず、第２図（ａ）に示すように、ドレインとしての
Ｎ型の半導体基体１の主表面上に酸化膜２を形成し、通
常のホトエッチング工程により、所望の開孔部３をこの
酸化膜２に形成する。その後、開孔部３からボロンをイ
オン注入法にて半導体基体１に拡散させることにより、
接合深さ３μｍ、表面濃度1019cm-3のウエル・コンタク
ト領域としてのP+層４を半導体基体１内に形成する。
Ｎ型の半導体基体１の主表面上に酸化膜２を形成し、通
常のホトエッチング工程により、所望の開孔部３をこの
酸化膜２に形成する。その後、開孔部３からボロンをイ
オン注入法にて半導体基体１に拡散させることにより、
接合深さ３μｍ、表面濃度1019cm-3のウエル・コンタク
ト領域としてのP+層４を半導体基体１内に形成する。
次に、前記酸化膜２を全面除去した後、第２図（ｂ）
ｉ示すように、半導体基体１上の全面に1000Å厚さのゲ
ート酸化膜５を形成する。
ｉ示すように、半導体基体１上の全面に1000Å厚さのゲ
ート酸化膜５を形成する。
さらに、その上に、高濃度にＮ型にドープした4000Å
厚さのポリシリコン膜６を形成する。
厚さのポリシリコン膜６を形成する。
次に、第２図（ｃ）に示すように、前記P+層４を中央
部とする開孔部７をポリシリコン膜６およびゲート酸化
膜５にホトリソおよびドライエッチング工程で形成す
る。
部とする開孔部７をポリシリコン膜６およびゲート酸化
膜５にホトリソおよびドライエッチング工程で形成す
る。
このとき、開孔部７の中央部（P+層４上）において
は、ポリシリコン膜６の一部がP+層４のコンタクト部の
保護用マスク6aとして残存するようにする。
は、ポリシリコン膜６の一部がP+層４のコンタクト部の
保護用マスク6aとして残存するようにする。
また、この開孔部７の形成より、この開孔部７の周囲
のポリシリコン膜６はゲート電極6bとなる。
のポリシリコン膜６はゲート電極6bとなる。
次に、保護用マスク6aとゲート電極6bをマスクとし
て、開孔部７を通してイオン注入法により、接合の深さ
２μｍのP-層８のチャネルを形成するＰ型ウエル領域と
して、半導体基体１内に形成する。
て、開孔部７を通してイオン注入法により、接合の深さ
２μｍのP-層８のチャネルを形成するＰ型ウエル領域と
して、半導体基体１内に形成する。
続いて、同様に保護用マスク6aとゲート電極6bをマス
クとして、開孔部７を通してヒ素をイオン注入法にて半
導体基体１に拡散させることにより、前記P-層８内にソ
ース領域としてのN+層９を形成する。
クとして、開孔部７を通してヒ素をイオン注入法にて半
導体基体１に拡散させることにより、前記P-層８内にソ
ース領域としてのN+層９を形成する。
その後はポリシリコンからなる保護用マスク6aと、そ
の下のゲート酸化膜５をホトリソおよびエッチング工程
にて除去した後、第２図（ｄ）に示すように、半導体基
体１の全面に中間絶縁膜10を8000Å厚さに形成し、この
中間絶縁膜10にコンタクトホール11を開孔し、このコン
タクトホール11を通してN+層９の一部と丁度、保護用マ
スク6aの下に対応するP+層４のコンタクト部に接続され
るソース電極12をメタルで形成する。以上で縦型MOS FE
Tが完成する。
の下のゲート酸化膜５をホトリソおよびエッチング工程
にて除去した後、第２図（ｄ）に示すように、半導体基
体１の全面に中間絶縁膜10を8000Å厚さに形成し、この
中間絶縁膜10にコンタクトホール11を開孔し、このコン
タクトホール11を通してN+層９の一部と丁度、保護用マ
スク6aの下に対応するP+層４のコンタクト部に接続され
るソース電極12をメタルで形成する。以上で縦型MOS FE
Tが完成する。
（発明が解決しようとする課題） しかし、上記縦型MOS FETの製造方法では、第２図
（ｃ）に示す4000Å厚さのポリシリコン膜の保護用マス
ク6aと、その下の1000Å厚さのゲート酸化膜５を除去す
る必要がある。
（ｃ）に示す4000Å厚さのポリシリコン膜の保護用マス
ク6aと、その下の1000Å厚さのゲート酸化膜５を除去す
る必要がある。
しかし、保護用マスク6aをエッチング除去する際、第
３図に示すようにホトリソ工程で開孔部７内にレジスト
13の端がくるようにしてエッチングするが、保護用マス
ク6aの回りのN+層９の一部表面（Ａ領域）も保護用マス
ク6aの材質と同じシリコン表面が露出しているため、同
時にエッチング除去される。
３図に示すようにホトリソ工程で開孔部７内にレジスト
13の端がくるようにしてエッチングするが、保護用マス
ク6aの回りのN+層９の一部表面（Ａ領域）も保護用マス
ク6aの材質と同じシリコン表面が露出しているため、同
時にエッチング除去される。
このため、その部分はメタルと接触するN+層９の濃度
が低くなり、コンタクト抵抗が増大するなどの電気的特
性が劣化するという問題点があった。
が低くなり、コンタクト抵抗が増大するなどの電気的特
性が劣化するという問題点があった。
この発明は前記従来技術が持っている問題点のうち、
保護用レジストの回りのN+層のメタルと接触する部分の
濃度が低くなって、コンタクト抵抗が増大し、電気特性
劣化が生じる点について解決した半導体素子の製造方法
を提供するものである。
保護用レジストの回りのN+層のメタルと接触する部分の
濃度が低くなって、コンタクト抵抗が増大し、電気特性
劣化が生じる点について解決した半導体素子の製造方法
を提供するものである。
（課題を解決するための手段） この発明は前記問題点を解決するために、絶縁膜で覆
われた第１導電型の半導体基板の主表面上の絶縁膜の一
部を除去し、半導体基板の主表面が露出する領域を形成
する工程と、この領域内の一部に高濃度の第１の第２導
電型不純物を含有するマスク膜を形成する工程と、マス
ク膜をマスクとして、領域の他の部分に低濃度の第２の
第２導電型不純物を注入する工程と、半導体基板を熱処
理し、第１及び第２の導電型不純物を半導体基体内に拡
散する工程とを導入したものである。
われた第１導電型の半導体基板の主表面上の絶縁膜の一
部を除去し、半導体基板の主表面が露出する領域を形成
する工程と、この領域内の一部に高濃度の第１の第２導
電型不純物を含有するマスク膜を形成する工程と、マス
ク膜をマスクとして、領域の他の部分に低濃度の第２の
第２導電型不純物を注入する工程と、半導体基板を熱処
理し、第１及び第２の導電型不純物を半導体基体内に拡
散する工程とを導入したものである。
（作用） この発明によれば、半導体素子の製造方法において、
以上のような工程を導入したので、半導体基板の主表面
が露出した領域内の一部に高濃度の第１の第２導電型不
純物を含有するマスク膜を形成し、このマスク膜をマス
クとして、この領域の他の部分に低濃度の第２の第２導
電型不純物を注入し、半導体基板を熱処理することで、
第１及び第２の第２導電型不純物を半導体基板内に同時
に拡散することができる。従って、上記問題点を解決す
ることができる。
以上のような工程を導入したので、半導体基板の主表面
が露出した領域内の一部に高濃度の第１の第２導電型不
純物を含有するマスク膜を形成し、このマスク膜をマス
クとして、この領域の他の部分に低濃度の第２の第２導
電型不純物を注入し、半導体基板を熱処理することで、
第１及び第２の第２導電型不純物を半導体基板内に同時
に拡散することができる。従って、上記問題点を解決す
ることができる。
（実施例） 以下、この発明の半導体素子の製造方法の実施例を図
面に基づき説明する。第１図（ａ）ないし第１図（ｅ）
はその一実施例の工程断面図である。
面に基づき説明する。第１図（ａ）ないし第１図（ｅ）
はその一実施例の工程断面図である。
まず、第１図（ａ）に示すように、ドレイン領域を構
成するＮ型の半導体基体11の主表面上に1000Å厚さ程度
のゲート絶縁膜としてゲート酸化膜12を形成する。
成するＮ型の半導体基体11の主表面上に1000Å厚さ程度
のゲート絶縁膜としてゲート酸化膜12を形成する。
次に、前記ゲート酸化膜12上に4000Å厚さ程度のゲー
ト電極として導電性を有するポリシリコン膜13を形成す
る。
ト電極として導電性を有するポリシリコン膜13を形成す
る。
次に、所望のパターニングを施し、前記半導体基体11
が露出する開孔部14を形成する。
が露出する開孔部14を形成する。
次に、半導体基体11の主表面全面にCVD法にてアクセ
プタ不純物としてボロン濃度が1019cm-3以上のボロンを
含有した酸化膜として、sio2膜であるBSG膜15を500〜30
00Åの厚さに形成する。
プタ不純物としてボロン濃度が1019cm-3以上のボロンを
含有した酸化膜として、sio2膜であるBSG膜15を500〜30
00Åの厚さに形成する。
次に、第１図（ｂ）に示すように、通常のホト・エッ
チング工程にて、前記BSG膜15をパターニングして開孔
部14の中央部にBSGパターン16を残存させる。
チング工程にて、前記BSG膜15をパターニングして開孔
部14の中央部にBSGパターン16を残存させる。
なお、このとき、後述するP-層18（第１図（ｃ））の
濃度を精度よく制御するために、前記PSGパターン16を
マスク材にして、半導体基体11の表面を0.1μｍ程度ド
ライエッチングしてもよい。
濃度を精度よく制御するために、前記PSGパターン16を
マスク材にして、半導体基体11の表面を0.1μｍ程度ド
ライエッチングしてもよい。
次に、前記ポリシリコン膜13をマスク材にして、イオ
ン注入法にて、ボロンを半導体基体11内に１×1013ions
/cm3程度注入し、P-インプランテーション層17を形成す
る。
ン注入法にて、ボロンを半導体基体11内に１×1013ions
/cm3程度注入し、P-インプランテーション層17を形成す
る。
なお、この実施例では、BSGパターン16の直下には、P
-インプランテーション層17を形成しなかったが、形成
してもかまわない。
-インプランテーション層17を形成しなかったが、形成
してもかまわない。
次に、第１図（ｃ）に示すように、アニール工程を行
うことにより、前記BSGパターン16中のポロンかBSGパタ
ーン16直下の半導体基体11中に拡散してP+層19が形成さ
れる。また、同時に前記P- インプランテーション層17
よりP-層18が形成される。
うことにより、前記BSGパターン16中のポロンかBSGパタ
ーン16直下の半導体基体11中に拡散してP+層19が形成さ
れる。また、同時に前記P- インプランテーション層17
よりP-層18が形成される。
次に、第１図（ｄ）に示すように、前記ポリシリコン
膜13と前記BSGパターン16をマスク材にしてイオン注入
法にて、ヒ素を前記P+層19とP-層18からなるＰ型層内に
１×1016ions/cm3程度注入し、アニールを行うことで、
N+層20を形成する。
膜13と前記BSGパターン16をマスク材にしてイオン注入
法にて、ヒ素を前記P+層19とP-層18からなるＰ型層内に
１×1016ions/cm3程度注入し、アニールを行うことで、
N+層20を形成する。
次に、通常のホト・エッチング工程にて、第１図
（ｅ）に示すように、前記BSGパターン16をエッチング
により除去する。なお、BSGパターン16を除去するの
に、前記ポリシリコン膜13をマスク材にして緩衝HF液状
で全面エッチングを行って除去するようにしてもよい。
（ｅ）に示すように、前記BSGパターン16をエッチング
により除去する。なお、BSGパターン16を除去するの
に、前記ポリシリコン膜13をマスク材にして緩衝HF液状
で全面エッチングを行って除去するようにしてもよい。
また、後述するコンタクトホール開孔時に同時に除去
してもかまわない。特に、BSGパターン16が500〜1000Å
厚さと薄膜のときは有効である。
してもかまわない。特に、BSGパターン16が500〜1000Å
厚さと薄膜のときは有効である。
次に、半導体基体11の主表面の全面に4000〜10000Å
厚さの中間絶縁膜21を形成する。次に前記開孔部14内で
N+層20の一部とP-層18に達するようにコンタクトホール
22を開孔する。
厚さの中間絶縁膜21を形成する。次に前記開孔部14内で
N+層20の一部とP-層18に達するようにコンタクトホール
22を開孔する。
次に、このコンタクトホール22を通してメタルによる
ソース電極23を形成する。以上で縦型MOS FETが完成す
る。
ソース電極23を形成する。以上で縦型MOS FETが完成す
る。
（発明の効果） 以上、詳細に説明したように、この発明によれば、P+
層をボロンを高濃度に含有するBSGパターンからの拡散
で形成し、N+層をBSGパターンをマスク材として形成し
たので、P+層とN+層がセルフ・アラインで形成される。
層をボロンを高濃度に含有するBSGパターンからの拡散
で形成し、N+層をBSGパターンをマスク材として形成し
たので、P+層とN+層がセルフ・アラインで形成される。
さらに、BSGパターンの除去によって、BSGパターンが
酸化膜と同じエッチング条件でエッチングできるため、
BSGパターンを除去する際、BSGパターン周辺の半導体基
体のSi表面をエッチングせすに除去でき、したがって、
コンタクトが良好に取れ、電気的特性の向上が期待でき
る。
酸化膜と同じエッチング条件でエッチングできるため、
BSGパターンを除去する際、BSGパターン周辺の半導体基
体のSi表面をエッチングせすに除去でき、したがって、
コンタクトが良好に取れ、電気的特性の向上が期待でき
る。
第１図（ａ）ないし第１図（ｅ）はこの発明の半導体素
子の製造方法の一実施例を説明するための工程断面図、
第２図（ａ）ないし第２図（ｄ）は従来の縦型MOS FET
の製造方法の工程断面図、第３図は第２図（ｃ）の工程
におけるN+層の濃度低下を説明するための断面図であ
る。 11…半導体基体、12…ゲート酸化膜、13…ポリシリコン
膜、16…BSGパターン、18…P-層、19…P+層、20…N
+層、21…中間絶縁膜、22…ソース電極。
子の製造方法の一実施例を説明するための工程断面図、
第２図（ａ）ないし第２図（ｄ）は従来の縦型MOS FET
の製造方法の工程断面図、第３図は第２図（ｃ）の工程
におけるN+層の濃度低下を説明するための断面図であ
る。 11…半導体基体、12…ゲート酸化膜、13…ポリシリコン
膜、16…BSGパターン、18…P-層、19…P+層、20…N
+層、21…中間絶縁膜、22…ソース電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 27/088 H01L 21/8234 H01L 21/22
Claims (1)
- 【請求項１】絶縁膜で覆われた第１導電型の半導体基板
の主表面上の該絶縁膜の一部を除去し、該半導体基板の
主表面が露出する領域を形成する工程と、 前記領域内の一部に高濃度の第１の第２導電型不純物を
含有するマスク膜を形成する工程と、 前記マスク膜をマスクとして、前記領域の他の部分に低
濃度の第２の第２導電型不純物を注入する工程と、 前記半導体基板を熱処理し、前記第１及び第２の第２導
電型不純物を前記半導体基板内に拡散する工程とを、 有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020493A JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020493A JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227526A JPH03227526A (ja) | 1991-10-08 |
| JP2892415B2 true JP2892415B2 (ja) | 1999-05-17 |
Family
ID=12028684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020493A Expired - Lifetime JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892415B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3361874B2 (ja) * | 1994-02-28 | 2003-01-07 | 三菱電機株式会社 | 電界効果型半導体装置 |
| JP5472451B2 (ja) * | 2009-07-31 | 2014-04-16 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
1990
- 1990-02-01 JP JP2020493A patent/JP2892415B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03227526A (ja) | 1991-10-08 |
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