JPH0228939A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH0228939A JPH0228939A JP17958488A JP17958488A JPH0228939A JP H0228939 A JPH0228939 A JP H0228939A JP 17958488 A JP17958488 A JP 17958488A JP 17958488 A JP17958488 A JP 17958488A JP H0228939 A JPH0228939 A JP H0228939A
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- film
- gate
- electrode
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- oxide film
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- Pending
Links
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- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバラツキの小さな良好な特性を有するＭＯＳ型
トランジスタに関し、特にその電極構造に関するもので
ある。
トランジスタに関し、特にその電極構造に関するもので
ある。
従来の技術
従来、この種のＭＯＳ型トランジスタは第２図に示すよ
うな構成であった。第２図において、１はｐ型シリコン
基板であり、２はトランジスタのソース・ドレインを形
成する低濃度のｎ型拡散層で、３は抵抗を下げるだめの
高濃度ｎ型拡散層、４はゲート酸化膜で約１００への厚
みを有し、６はポリシリコン電極で０６μｍの惺を有し
、７は前記ポリシリコン電極のサイドフレームを形成す
るシリコン酸化膜で０．２μｍの幅を有し、８は電極を
絶縁するシリコン酸化膜、９はアルミニウム電極であり
、同図はＬＤＤ構造を有するＭＯＳ型トランジスタの断
面図である。
うな構成であった。第２図において、１はｐ型シリコン
基板であり、２はトランジスタのソース・ドレインを形
成する低濃度のｎ型拡散層で、３は抵抗を下げるだめの
高濃度ｎ型拡散層、４はゲート酸化膜で約１００への厚
みを有し、６はポリシリコン電極で０６μｍの惺を有し
、７は前記ポリシリコン電極のサイドフレームを形成す
るシリコン酸化膜で０．２μｍの幅を有し、８は電極を
絶縁するシリコン酸化膜、９はアルミニウム電極であり
、同図はＬＤＤ構造を有するＭＯＳ型トランジスタの断
面図である。
発明が解決しようとする課題
このような従来の構成では、ゲートのポリシリコン電極
の端部においてゲート酸化膜の厚みが厚くなり、トラン
ジスタの特性のバラツキが大きくなるという問題があっ
た。本発明はこのような課題を解決するもので、ＭＯＳ
型トランジスタのゲート電極の直下に均一な膜厚を有す
る絶縁膜を有し、トランジスタ特性のバラツキの小さい
ＭＯＳ型トランジスタの構造を提供することを目的とす
るものである。
の端部においてゲート酸化膜の厚みが厚くなり、トラン
ジスタの特性のバラツキが大きくなるという問題があっ
た。本発明はこのような課題を解決するもので、ＭＯＳ
型トランジスタのゲート電極の直下に均一な膜厚を有す
る絶縁膜を有し、トランジスタ特性のバラツキの小さい
ＭＯＳ型トランジスタの構造を提供することを目的とす
るものである。
課題を解決するための手段
この課題を解決するために本発明は、ＭＯＳ型トランジ
スタのゲート電極の側壁部及びゲート電極の周囲部に耐
酸化性の膜を有する構造とし、ゲ−ト電極直下部に均一
な膜厚のゲート絶縁膜を有する構造としたものである。
スタのゲート電極の側壁部及びゲート電極の周囲部に耐
酸化性の膜を有する構造とし、ゲ−ト電極直下部に均一
な膜厚のゲート絶縁膜を有する構造としたものである。
作用
この構成によシ、ＭＯＳ型トランジスタのゲート電極直
下部のゲート絶縁膜の厚みが均一となり、ＭＯＳ型トラ
ンジスタの特性のバラツキを抑え、良好なトランジスタ
特性を得ることができる。
下部のゲート絶縁膜の厚みが均一となり、ＭＯＳ型トラ
ンジスタの特性のバラツキを抑え、良好なトランジスタ
特性を得ることができる。
実施例
第１図は本発明の一実施例によるＭＯ３型トランジスタ
の断面図であり、第１図において１はｐ型シリコン基板
であシ、２は低濃度のｎ型拡散層、３は高濃度のｎ型拡
散層であシ、４はゲート酸化膜で１００人の厚みを有し
、５は０６μｍのゲート幅を有するポリシリコン電極、
６は約１ｏｏへの厚みを有するシリコン窒化膜であり、
７は、ＬＤＤ構造を形成するためのシリコン酸化膜でそ
の幅は０．２μｍであり、８は電極を絶縁するためのシ
リコン酸化膜であシ、９はアルミニウム電極である。す
なわち、ゲート電極の側壁及び周辺部にシリコン窒化膜
を有する点が従来と異なっている。６のシリコン窒化膜
の代りにオキシナイトライド膜を１００人の厚みで有す
ることによシ、ストレスを小さくすることも可能である
し、また、他の耐酸化性マスクを用いても良い。あるい
は、６のシリコン窒化膜と７のシリコン酸化膜の代シに
、オキシナイトライド膜を単独で用いてゲートのサイド
フレームを形成することも可能である。
の断面図であり、第１図において１はｐ型シリコン基板
であシ、２は低濃度のｎ型拡散層、３は高濃度のｎ型拡
散層であシ、４はゲート酸化膜で１００人の厚みを有し
、５は０６μｍのゲート幅を有するポリシリコン電極、
６は約１ｏｏへの厚みを有するシリコン窒化膜であり、
７は、ＬＤＤ構造を形成するためのシリコン酸化膜でそ
の幅は０．２μｍであり、８は電極を絶縁するためのシ
リコン酸化膜であシ、９はアルミニウム電極である。す
なわち、ゲート電極の側壁及び周辺部にシリコン窒化膜
を有する点が従来と異なっている。６のシリコン窒化膜
の代りにオキシナイトライド膜を１００人の厚みで有す
ることによシ、ストレスを小さくすることも可能である
し、また、他の耐酸化性マスクを用いても良い。あるい
は、６のシリコン窒化膜と７のシリコン酸化膜の代シに
、オキシナイトライド膜を単独で用いてゲートのサイド
フレームを形成することも可能である。
第１図に示した実施例のＭＯＳ型トランジスタは次のよ
うな工程で製造することができる。１０〜１５Ωｃｍの
比抵抗を有するｐ型シリコン基板に１００人のゲート酸
化膜を従来の方法により形成した後、約４０００人の厚
みでポリシリコンを減圧ＣＶＤ法によシ成長し、従来の
方法でリンをドーピングし２０〜３０Ω／口に抵抗を下
げた後に、反応性イオンエツチング装置によってレジス
トマスクによりポリシリコンをパターニングする。引き
続き、レジストマスクで、リンを３０ ＫｅＶのエネル
ギーでドーズ量Ｉ Ｘｌ ０”ｌ０ＮＳ／（Ｂｌ で注
入した後、９００’Ｃで３０分間アニールする。次に減
圧ｃｖｎ法で、シリコン窒化膜を１００人成長し、引き
続き。シリコン酸化膜を２ｏｏｏ人成長した後、反応性
イオンエツチング装置で、前記２層膜をエツチングし、
サイドフレームを形成する。引き続き、レジストマスク
でムＳを２０ ＫｅＶで５５ Ｘ １０ ｌ０ＮＳ／
（ｚのドーズ量でイオン注入した後、９ｏｏ℃で３０分
間アニールし高濃度のｎ型拡散層３を形成する。次に、
約１μｍの厚みでｃｖｎ法によりシリコン酸化膜を形成
した後、レジストマスクでエツチングしてコンタクト窓
を形成した後に、アルミニウム電極９を従来の方法で形
成する。
うな工程で製造することができる。１０〜１５Ωｃｍの
比抵抗を有するｐ型シリコン基板に１００人のゲート酸
化膜を従来の方法により形成した後、約４０００人の厚
みでポリシリコンを減圧ＣＶＤ法によシ成長し、従来の
方法でリンをドーピングし２０〜３０Ω／口に抵抗を下
げた後に、反応性イオンエツチング装置によってレジス
トマスクによりポリシリコンをパターニングする。引き
続き、レジストマスクで、リンを３０ ＫｅＶのエネル
ギーでドーズ量Ｉ Ｘｌ ０”ｌ０ＮＳ／（Ｂｌ で注
入した後、９００’Ｃで３０分間アニールする。次に減
圧ｃｖｎ法で、シリコン窒化膜を１００人成長し、引き
続き。シリコン酸化膜を２ｏｏｏ人成長した後、反応性
イオンエツチング装置で、前記２層膜をエツチングし、
サイドフレームを形成する。引き続き、レジストマスク
でムＳを２０ ＫｅＶで５５ Ｘ １０ ｌ０ＮＳ／
（ｚのドーズ量でイオン注入した後、９ｏｏ℃で３０分
間アニールし高濃度のｎ型拡散層３を形成する。次に、
約１μｍの厚みでｃｖｎ法によりシリコン酸化膜を形成
した後、レジストマスクでエツチングしてコンタクト窓
を形成した後に、アルミニウム電極９を従来の方法で形
成する。
このような実施例によれば、ポリシリコン電極の側壁及
び周辺部に耐酸化性膜が在存するために、ゲート電極形
成後の熱処理により、ゲート電極の直下部のゲート絶縁
膜が厚くなることはなく、トランジスタ特性のバラツキ
が小さくなり、良好な特性を有するトランジスタを形成
することができる０ 発明の効果 以上のように本発明によれば、ＭＯＳ型トランジスタの
ゲート直下に均一な厚みを有するゲート絶縁膜を有する
ので、サブミクロンのゲート幅を有するトランジスタで
もトランジスタ特性のバラツキは少なく、良好な特性を
有するという効果が得られる。
び周辺部に耐酸化性膜が在存するために、ゲート電極形
成後の熱処理により、ゲート電極の直下部のゲート絶縁
膜が厚くなることはなく、トランジスタ特性のバラツキ
が小さくなり、良好な特性を有するトランジスタを形成
することができる０ 発明の効果 以上のように本発明によれば、ＭＯＳ型トランジスタの
ゲート直下に均一な厚みを有するゲート絶縁膜を有する
ので、サブミクロンのゲート幅を有するトランジスタで
もトランジスタ特性のバラツキは少なく、良好な特性を
有するという効果が得られる。
第１図は本発明の一実施例によるＭＯＳ型トランジスタ
を示す断面図、第２図は従来のＭＯＳ型トランジスタの
断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
拡散層、３・・・・・・ｎ型拡散層、４・・・・・・ゲ
ート酸化膜、５・・・・・・ポリシリコン電極、６・・
・・・・シリコン窒化膜、７・・・・・・シリコン酸化
膜、８・・・・・・シリコン酸化膜、９・・・・・・ア
ルばニウム電極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 第 図
を示す断面図、第２図は従来のＭＯＳ型トランジスタの
断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
拡散層、３・・・・・・ｎ型拡散層、４・・・・・・ゲ
ート酸化膜、５・・・・・・ポリシリコン電極、６・・
・・・・シリコン窒化膜、７・・・・・・シリコン酸化
膜、８・・・・・・シリコン酸化膜、９・・・・・・ア
ルばニウム電極。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 第 図
Claims (1)
- ゲート電極の側壁部及び前記ゲート電極の周辺のゲート
絶縁膜上にシリコン窒化膜或いはオキシナイトライド膜
等の耐酸化性膜を有することを特徴とするＭＯＳ型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958488A JPH0228939A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958488A JPH0228939A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228939A true JPH0228939A (ja) | 1990-01-31 |
Family
ID=16068282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17958488A Pending JPH0228939A (ja) | 1988-07-19 | 1988-07-19 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228939A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637305A (ja) * | 1992-07-15 | 1994-02-10 | Toshiba Corp | Ｌｄｄ構造を有する半導体装置及びその製造方法 |
| US5459882A (en) * | 1993-09-06 | 1995-10-24 | Yamamoto Kogaku Co., Ltd. | Swimming goggles |
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
| US5552620A (en) * | 1994-03-11 | 1996-09-03 | Industrial Technology Research Institute | Vertical transistor with high density DRAM cell and method of making |
| EP0899792A2 (en) * | 1997-08-26 | 1999-03-03 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6559478B1 (en) * | 1994-05-26 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378781A (en) * | 1976-12-23 | 1978-07-12 | Toshiba Corp | Mos type integrated circuit |
-
1988
- 1988-07-19 JP JP17958488A patent/JPH0228939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378781A (en) * | 1976-12-23 | 1978-07-12 | Toshiba Corp | Mos type integrated circuit |
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| US5602055A (en) * | 1992-09-11 | 1997-02-11 | Inmos Limited | Method of manufacturing a semiconductor device incorporating a selectively deposited contact |
| US5838049A (en) * | 1992-09-11 | 1998-11-17 | Sgs-Thomson Microelectronics, Ltd. | Semiconductor device incorporating a contact and manufacture thereof |
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| US7122833B2 (en) | 1994-05-26 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| US7528406B2 (en) | 1994-05-26 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| US7968886B2 (en) | 1994-05-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| EP0899792A3 (en) * | 1997-08-26 | 1999-08-25 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
| EP0899792A2 (en) * | 1997-08-26 | 1999-03-03 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
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