JPH0475388A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0475388A
JPH0475388A JP2189827A JP18982790A JPH0475388A JP H0475388 A JPH0475388 A JP H0475388A JP 2189827 A JP2189827 A JP 2189827A JP 18982790 A JP18982790 A JP 18982790A JP H0475388 A JPH0475388 A JP H0475388A
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gate oxide
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＶＨＦ帯で動作される縦型のパワーＭＯＳＦＥ
Ｔを備える半導体装置とその製造方法に関する。
〔従来の技術〕
従来、低周波でかつ動作電圧の高いパワーＭＯＳＦＥＴ
の一例として、第４図に示すようにＶＤＭＯ３と呼ばれ
る縦型高耐圧構造のものがある。
このような構造は、例えばＩＥＥＥ、ＴＲＡＮＳＡＣＴ
ＩＯＮ　０ＮＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ、　Ｖ
ｏｌ　ＥＤ−３１，Ｎｏ、Ｉ　　Ｊａｎ、１９８４ＰＰ
７５−８０．に、Ｂｏａｒｄ　ｅｔ　ａｌ　、　　Ｔｈ
ｅ　０ｐｔｉ＋ｎ１ｚａｔｏｉｎ　ｏｆＯｎ−Ｒｅｓｉ
ｓｔａｎｃｅ　ｉｎ　Ｖｅｒｔｉｃａｌ　ＤＭＯＳ　Ｐ
ｏｗｅｒ　Ｄｅｖｔｃｅｓｗｉｔｈ　Ｌｉｎｅａｒ　ａ
ｎｄ　Ｈｅｘａｇｏｎａｌ　５ｕｆａｃｅ　Ｇｅｏｍｅ
ｔｒｉｅｓに示されている。すなわち、Ｎ゛型シリコン
基板１にＮ−型エピタキシャル層２を形成し、ここにＰ
型ウェル３とＰ型チャネル領域６を形成し、さらにＮ゛
型ソース領域７を形成する。また、エピタキシャル層２
の表面には厚いゲート酸化膜４を形成するとともに、こ
の上にポリシリコン等でゲート電極５を形成する。なお
、ゲート電極５等は保護酸化膜８で被覆され、かつ前記
ソース領域７上にはソース電極９が形成される。
このような構造においては、動作周波数が数ＫＨ２と低
いものについては、ゲート電極５の長さを３μｍ以上と
長くしてその両側を能動領域として用いている。この場
合、ゲート電極５の長さの増大に伴なう入力容量の増大
を抑えるために、ゲート酸化膜４の膜厚を１０００人程
度成長く形成している。さらに、このゲート酸化膜４が
厚くなることにより、ソース領域７の形成に際しては、
イオン注入で飛程距離が充分に高いリンをＮ型不純物と
して用いている。
また、従来のパワーＭＯＳＦＥＴには、第５図に示すよ
うに、ゲート酸化膜４をゲートの能動領域でのみ１００
０人程度成長、能動領域間の領域ではゲート酸化膜４を
５０００人と著しく厚くした構造とすることにより、帰
還容量となるＣｄ９容量の低減を図ったものも提案され
ている。
〔発明が解決しようとする課題〕
このような従来の縦型構造のパワーＭＯＳＦＥＴにおい
ては、ドレインが基板の裏面側に形成されることから、
ドレイン端部に電界が集中することがなく、高耐圧のパ
ワーＭＯ３を容易に設計することができる。しかしなが
ら、このようなパワーＭＯＳＦＥＴをＩＭＨ２以上さら
にはＶＨＦ帯等の高周波帯で動作させようとした場合に
は、ゲート電極５とソース領域７との重なり容量を低減
することが要求され、かつゲート電極５を低抵抗化する
ためにゲート電極にモリブデンやタングステン等の高融
点金属を使用することが要求される。
この重なり容量を低減するためには、ソース領域７を構
成するＰ型不純物として拡散係数（イオン飛程）の大き
なリンよりも拡散計数の小さな砒素を使用することが好
ましいが、従来では次の理由によってリンを使用しなけ
ればならない状況にある。すなわち、ソース領域７の形
成に際しては、１１００°Ｃ１数時間の熱処理が必要さ
れるが、このときゲート電極を構成する高融点金属の金
属成分がゲート酸化膜中に拡散する。このため、エンハ
ンスメントタイプのＭＯＳＦＥＴを形成するためには第
６図に示すように、ゲート酸化膜４の膜厚は１４００Å
以上にする必要がある。したがって、イオン注入飛程の
小さな砒素では、これをＰ型ウェル３やＰ型チャネル領
域６内に注入することが困難になり、好適なソース領域
を形成することが難しい。この結果従来ではソース領域
の重なり容量が大きくなり、その高周波特性に制限を受
けるという問題がある。
本発明の目的はソース領域の形成に砒素を使用すること
を可能とし、これにより重なり容量を低減して高周波特
性を改善した半導体装置およびその製造方法を提供する
ことにある。
〔課題を解決するための手段〕
本発明の半導体装置は、Ｎ型の半導体層と、この半導体
層に設けたＰ型のウェルおよびチャネル領域と、前記半
導体層の表面に設けた１４００Å以上のゲート酸化膜と
、この上に高融点金属で形成したゲート電極と、前記ゲ
ート酸化膜の一部を薄く形成し、この薄い膜厚部分の直
下に導入された砒素で形成されたＮ型のソース領域とで
縦型ＭＯＳＦＥＴを構成している。
また、本発明の製造方法は、Ｎ型半導体層にＰ型のウェ
ルを形成する工程と、この半導体層の表面に１４００Å
以上の厚さのゲート酸化膜を形成する工程と、このゲー
ト酸化膜上に高融点金属でゲート電極を形成する工程と
、このゲート電極を利用してＰ型チャネル領域を形成す
る工程と、フォトレジスト膜を利用した選択エツチング
法によりソース形成領域の前記ゲート酸化膜を所定の薄
さまでエツチングする工程と、この薄くエツチングされ
たゲート酸化膜を利用して砒素をイオン注入してＮ型の
ソース領域を形成する工程とを含んでいる。
〔作用〕
本発明の半導体装置によれば、ゲート酸化膜を厚く形成
するとともに、その一部を薄く形成してここから砒素を
イオン注入してソース領域を形成でき、縦型ＭＯ−３Ｆ
ＥＴの入力容量を低減して高周波特性を改善する。
また、本発明方法によれば、ゲート酸化膜の一部を薄く
シて砒素をイオン注入することで、ゲート酸化膜の膜厚
を厚くする一方で重なり容量の小さなソース領域が形成
できる。
〔実施例］ 次に、本発明を図面を参照して説明する。
第１図（ａ）ないしくｃ）は本発明の一実施例のパワー
ＭＯＳＦＥＴを製造工程順に示す断面図であり、以下製
造工程に従って説明する。
先ず、第１図（ａ）のように、Ｎ＋型シリコン基板１の
上にＮ−型エピタキシャル層２を形成し、かつこのエピ
タキシャル層２にＰ型ウェル３を形成する。また、前記
エピタキシャル層２の表面には１４００人程度成長いは
それ以上の・厚さのゲート酸化膜４を成長させ、さらに
この上にモリブデンやタングステン等の高融点金属でゲ
ート電極５を形成する。そして、このゲート電極５とフ
ォトレジスト膜１０を利用した自己整合技術でエピタキ
シャル層２にＰ型不純物を注入し、かつこれを熱拡散す
ることで前記Ｐウェル３につながるＰ型チャネル層６を
形成する。
次いで、第１図（ｂ）のように、ソース形成領域を除く
領域にフォトレジスト膜１１を形成し、このラオトレジ
スト膜１１と前記ゲート電極５をマスクとして前記ゲー
ト酸化膜４をドライエツチングし、この領域におけるゲ
ート酸化膜４の一部４ａの膜厚を１５０人〜４００人の
厚さにする。しかる上で、前記フォトレジスト膜１１と
ゲート電極５、さらにゲート酸化膜４をマスクにして砒
素をイオン注入する。このイオン注入により、砒素イオ
ンはゲート酸化膜４の薄い一部４ａを通してのみＰ型ウ
ェル３やＰ型チャネル領域６に注入され、これを熱処理
することでＮ゛型ソース領域７を形成する。
しかる後、第１図（ｃ）のように、ＣＶＤ法により保護
酸化膜８を形成し、かつこの保護膜８のソース領域７と
Ｐ型ウェル領域３の相当箇所を開口し、ここにソース電
極９を形成することで完成される。
これにより、ゲート電極５の直下は厚いゲート酸化膜４
で構成される一方で、Ｎ゛型ソース領域７の形成に際し
ては砒素を注入してその重なり容量を低減しているので
、ＭＯＳＦＥＴの入力容量を低減し、高周波特性の改善
が実現できる。また、エンハンスメント型のＭＯＳＦＥ
Ｔを形成スることも可能となる。
また、ここではゲート酸化膜４は一部４ａにおいて膜厚
を零にすることなく多少の厚さを残しているため、ゲー
ト酸化膜４をドライエツチングする際のプラズマにより
ゲート電極５の金属成分がゲート酸化膜４の一部４ａの
内面に付着した場合でも、この金属成分がソース領域に
直接接触されることがなく、ゲート・ソース間でのリー
クを防止し、ゲート耐圧２０Ｖを確保することができる
。
さらに、この実施例ではゲート電極５はＰ型チャネル領
域６の直上にのみ形成しているので、帰還容量Ｃ９４を
低減することも可能である。
第２図（ａ）ないしくＣ）は本発明の第２実施例を工程
順に示す断面図である。
先ず、第２図（ａ）は第１図（ａ）と同じであり、第１
実施例と同様の工程でゲート電極５やＰ型チャネル領域
６等を形成する。
次いで、第２図（ｂ）のように、ソース領域のゲート酸
化膜４を薄くエツチングした後に、ここではフォトレジ
ストを用いることなく、ゲート電極５と厚いゲート酸化
膜４をマスクにして砒素をイオン注入することで、ソー
ス領域７を形成する。
この際、注入エネルギを２０ＫｅＶ〜５０ＫｅＶに制御
することで、ゲート酸化膜４の薄くエツチングされた領
域にのみ砒素が注入される。
しかる上で、第１実施例と同様に、保護酸化膜保護膜８
とソース電極９を形成することで、第２図（Ｃ）のよう
に完成される。
第３図は本発明の第３実施例であり、完成状態を示す断
面図である。
ここでは、ゲート電極５は対向するＰ型チャネル領域６
上にわたって形成された構成であり、帰還容量となるド
レインゲート間容量Ｃｄｇが問題とならない場合に適用
される。
この第３実施例においても、ソース領域７の形成時にフ
ォトレジスト膜を設ける必要がない点で第２実施例と同
様の効果が得られる。但し、砒素等の注入エネルギーの
自由度は第１実施例の方が大きい。
〔発明の効果〕
以上説明したように本発明は、ゲート酸化膜を厚く形成
するとともに、その一部を薄く形成してその直下に砒素
が注入されたソース領域を形成しているので、縦型ＭＯ
ＳＦＥＴの入力容量を低減して高周波特性を改善するこ
とができる。また、エンハンスメント型のＭＯＳＦＥＴ
を構成することもできる。
また、本発明方法によれば、ゲート酸化膜の一部を薄く
することで、飛程の小さな砒素をイオン注入することが
可能となり、ゲート酸化膜の膜厚を厚くする一方で重な
り容量の小さなソース領域が形成でき、高周波特性に優
れた縦型ＭＯＳＦＥＴを容易に製造することができる。
【図面の簡単な説明】
第１図（ａ）ないしくｃ）は本発明の第１実施例を製造
工程順に示す断面図、第２図（ａ）ないしくｃ）は本発
明の第２実施例を製造工程順に示す断面図、第３図は本
発明の第３実施例の完成状態の断面図、第４図および第
５図はそれぞれ従来の異なる縦型ＭＯＳＦＥＴの断面図
、第６図はゲート酸化膜の膜厚に対するＣＶ特性図であ
る。 ｌ・・・Ｎ”型シリコン基板、２・・・Ｎ−型エピタキ
シャル層、３・・・Ｐ型ウェル、４・・・ゲート酸化膜
、５・・・ゲート電極、６・・・Ｐ型チャネル領域、７
・・・Ｎ゛型ソース領域、８・・・保護酸化膜、９・・
・ソース電極、１０．１１・・・フォトレジスト膜。 第３ 図 第６ 図 第４ 図

Claims (1)

  1. 【特許請求の範囲】 １、Ｎ型の半導体層と、この半導体層に設けたＰ型のウ
    ェルおよびチャネル領域と、前記半導体層の表面に設け
    た１４００Å以上のゲート酸化膜と、この上に高融点金
    属で形成したゲート電極と、前記ゲート酸化膜の一部を
    薄く形成し、この薄い膜厚部分の直下に導入された砒素
    で形成されたＮ型のソース領域とで構成される縦型ＭＯ
    ＳＦＥＴを備える半導体装置。 ２、Ｎ型半導体層にＰ型のウェルを形成する工程と、前
    記半導体層の表面に１４００Å以上の厚さのゲート酸化
    膜を形成する工程と、このゲート酸化膜上に高融点金属
    でゲート電極を形成する工程と、このゲート電極を利用
    してＰ型チャネル領域を形成する工程と、フォトレジス
    ト膜を利用した選択エッチング法によりソース形成領域
    の前記ゲート酸化膜を所定の薄さまでエッチングする工
    程と、この薄くエッチングされたゲート酸化膜を利用し
    て砒素をイオン注入してＮ型のソース領域を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
JP2189827A 1990-07-18 1990-07-18 半導体装置およびその製造方法 Pending JPH0475388A (ja)

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