JPS62188277A - 低濃度ド−プド構造形成方法 - Google Patents
低濃度ド−プド構造形成方法Info
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- JPS62188277A JPS62188277A JP22708486A JP22708486A JPS62188277A JP S62188277 A JPS62188277 A JP S62188277A JP 22708486 A JP22708486 A JP 22708486A JP 22708486 A JP22708486 A JP 22708486A JP S62188277 A JPS62188277 A JP S62188277A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体製造プロセスに関し、特に低濃度ドープ
ド・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）の形成に関する。
ド・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）の形成に関する。
超ＬＳＩ回路は、バッキング密度を高くすることによっ
て、その寸法がかなり縮小化されてきた。
て、その寸法がかなり縮小化されてきた。
しかしながら１寸法を縮小していくと、これらデバイス
の設計や動作を妨害しうる多数の物理的現象や影響が一
緒に現れてくる。このような現象の１つに、ホット・エ
レクトロン効果が挙げられる。
の設計や動作を妨害しうる多数の物理的現象や影響が一
緒に現れてくる。このような現象の１つに、ホット・エ
レクトロン効果が挙げられる。
これは、縮小されたデバイスのチャネル電界が増加し続
けていることによって生じる。過剰のホント・エレク（
・ロンによるサブストレイト電流の結果、幾つかの問題
が生じてしまう。チップ上のサブストレイト・バイアス
発生器のオーバロード、しきい値電圧の変動、ＭＯＳ
ＦＣＴトランジスタのスナップ・バック（なだれ）降伏
、又はＣＭＯ８回路のランチ・アンプは極めて顕著であ
る。
けていることによって生じる。過剰のホント・エレク（
・ロンによるサブストレイト電流の結果、幾つかの問題
が生じてしまう。チップ上のサブストレイト・バイアス
発生器のオーバロード、しきい値電圧の変動、ＭＯＳ
ＦＣＴトランジスタのスナップ・バック（なだれ）降伏
、又はＣＭＯ８回路のランチ・アンプは極めて顕著であ
る。
さらに、！に一ス・サブストレイト接合からの注入、ま
たは、トランジスタのドレイン領域内の高電界からフォ
トンが発生することにより、サブストレイト内に生じる
少数キャリア電流は、ダイナミックＲＡＭのリフレッシ
ュ時間を劣化させ、また他の電荷蓄積が低電流ノードを
放電させる。高エネルギー電子による界面状態（１ｎｔ
ｅｒｆａｃｅ−５ｔａｔｅ ）発生の結果、しきい値の
シフトと相互コンダクタンスの劣化は可能な最大動作バ
イアスを制限し。
たは、トランジスタのドレイン領域内の高電界からフォ
トンが発生することにより、サブストレイト内に生じる
少数キャリア電流は、ダイナミックＲＡＭのリフレッシ
ュ時間を劣化させ、また他の電荷蓄積が低電流ノードを
放電させる。高エネルギー電子による界面状態（１ｎｔ
ｅｒｆａｃｅ−５ｔａｔｅ ）発生の結果、しきい値の
シフトと相互コンダクタンスの劣化は可能な最大動作バ
イアスを制限し。
信頼性を向上させるために改善しなければならない主要
因である。
因である。
これらホット・エレクトロンがひき起こす問題を解決す
るために、例えば、オフセット・ゲート、された。これ
らの構造は、ソースとドレインの−で 部を低濃度にドーピングすることにより、チャネル電界
を低下させる。この低濃度妙ドーピングされた部分は、
印加電圧の一部を降下させ、よって、電界強度を低下さ
せる。
るために、例えば、オフセット・ゲート、された。これ
らの構造は、ソースとドレインの−で 部を低濃度にドーピングすることにより、チャネル電界
を低下させる。この低濃度妙ドーピングされた部分は、
印加電圧の一部を降下させ、よって、電界強度を低下さ
せる。
しかしながら、オフセット・ゲート構造と二重拡散ドレ
インはサブ・ミクロンのチャネル長のデバイスには適し
ていない。
インはサブ・ミクロンのチャネル長のデバイスには適し
ていない。
ＬＤＤ構造は１丈ブーミクロンのチャネル長デバイスに
適しているが、このようなデバイスを０Ｍ０８回路内に
作り込むには、１もしくは２の付加的マスキング工程が
必要となる。回路がｎ型もしくはｐ型の一方のＬＤＤデ
バイスのみを有するならば％ＬＤＤ構造を形成するため
に、通常の超ＬＳＩデバイス製造に加えて、もう１つの
マスキング工程が必要とされる。しかし１回路がｎ型と
ｐｍの両方のＬＤＤデバイスを含む場会、通常のＣＭ
ＯＳ Ｈ４Ｌ Ｓ Ｉ回路製造より２つのマスキング工
程が必要とされる。
適しているが、このようなデバイスを０Ｍ０８回路内に
作り込むには、１もしくは２の付加的マスキング工程が
必要となる。回路がｎ型もしくはｐ型の一方のＬＤＤデ
バイスのみを有するならば％ＬＤＤ構造を形成するため
に、通常の超ＬＳＩデバイス製造に加えて、もう１つの
マスキング工程が必要とされる。しかし１回路がｎ型と
ｐｍの両方のＬＤＤデバイスを含む場会、通常のＣＭ
ＯＳ Ｈ４Ｌ Ｓ Ｉ回路製造より２つのマスキング工
程が必要とされる。
これらは、非常に、コストがかかつてしまう。
したがって、本発明の目的は、上述の問題点を解消し、
付加的なマスキング工程の必要のないＬＤＤ構造の形成
方法を提供することにある。
付加的なマスキング工程の必要のないＬＤＤ構造の形成
方法を提供することにある。
本発明は、付加的なマスキング工程を用いずにＣＭＯ８
ＩＩｇ］路内１ｃ’ｌ、ＤＤ構造を形成する方法である
。
ＩＩｇ］路内１ｃ’ｌ、ＤＤ構造を形成する方法である
。
本発明に係る方法では、例えば本出願人が以前提出した
特開昭５９−１０７５３５に説明されるものと同様な多
層の側壁スペーサを利用する。本発明は、側壁スペーサ
についての新規の、そして。
特開昭５９−１０７５３５に説明されるものと同様な多
層の側壁スペーサを利用する。本発明は、側壁スペーサ
についての新規の、そして。
全く予想されなかった使用方法を有する。上述の従来技
術では、バーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ ）
構造による欠陥を紡ぐ酸化膜を形成する際に側壁ン膜層
な除去する。本発明では、ソースやドレインが高密度に
ドーピングされるとき、ゲートに隣接するソースとドレ
イ／領域をイオン注入からシールドするために側壁を用
いる。高密度にドーピングされたソースとドレイン領域
が形成されると。
術では、バーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ ）
構造による欠陥を紡ぐ酸化膜を形成する際に側壁ン膜層
な除去する。本発明では、ソースやドレインが高密度に
ドーピングされるとき、ゲートに隣接するソースとドレ
イ／領域をイオン注入からシールドするために側壁を用
いる。高密度にドーピングされたソースとドレイン領域
が形成されると。
側壁スペーサを、ウェット・エツチング−プロセスで除
去し、ゲートに直接に隣接する新しく露出した領域は、
低濃度でドーピングされる。このように、ドーピングの
濃度の異なる２つの領域を有するソースとドレインが形
成される。
去し、ゲートに直接に隣接する新しく露出した領域は、
低濃度でドーピングされる。このように、ドーピングの
濃度の異なる２つの領域を有するソースとドレインが形
成される。
第１Ａ図から第１Ｆ図に１本発明に係る好適な一実施例
であるトランジスタのソースとドレイン中に低濃度にド
ーピングされた領域を形成する方法過程を示す。
であるトランジスタのソースとドレイン中に低濃度にド
ーピングされた領域を形成する方法過程を示す。
第１Ｎ図において、多結晶シリコンのゲート２は、単結
晶シリコンのサブストレート４上に形成される。第１Ｂ
図に示すように、２ないし３層の１導［（本実施例では
３層）６．８．１０が、丈ブストレート４とゲート２上
に堆積（あるいは成長）第１層６は、保護層であり、本
実施例においては、乾燥雰囲気下、９００°０ で成長
させ、もしくは、減圧気相成長法（減圧Ｃ’Ｖ Ｄ法）
によって堆積させることにより形成される膜１阜約１０
１ｍのシリカＣ３ｉｌ１層である。
晶シリコンのサブストレート４上に形成される。第１Ｂ
図に示すように、２ないし３層の１導［（本実施例では
３層）６．８．１０が、丈ブストレート４とゲート２上
に堆積（あるいは成長）第１層６は、保護層であり、本
実施例においては、乾燥雰囲気下、９００°０ で成長
させ、もしくは、減圧気相成長法（減圧Ｃ’Ｖ Ｄ法）
によって堆積させることにより形成される膜１阜約１０
１ｍのシリカＣ３ｉｌ１層である。
第２の層８は、通常、膜、厚約２Ｆ＋ｎｍ で減圧Ｃ
ＶＤ法で堆積された窯化シリコン膜（Ｓｉ３Ｎ４）であ
る。
ＶＤ法で堆積された窯化シリコン膜（Ｓｉ３Ｎ４）であ
る。
第３の層１０は、適当な膜厚を有し、通常の減圧ＣＶＤ
法で堆積させた多結晶シリコン層である。
法で堆積させた多結晶シリコン層である。
本実施例によれば、この膜厚は１５０ｎｍから２２０ｎ
ｍの間である。第３層１０は、第１Ｃ図に示すように側
壁スペーサ１２の外側部を形成する。
ｍの間である。第３層１０は、第１Ｃ図に示すように側
壁スペーサ１２の外側部を形成する。
のＩｉＺ ２４８は、エツチング工程においてエツチン
グ止めの働きをする。この異方性ドライ・プラズマ・エ
ツチング方法では、ゲート２の側壁部は残り、側壁１２
が形成される。
グ止めの働きをする。この異方性ドライ・プラズマ・エ
ツチング方法では、ゲート２の側壁部は残り、側壁１２
が形成される。
次に、イオン注入マスク１６が形成される （第１ｆｉ
ｌ／）。このマスク１６は、例えば、アメリカ合衆国マ
セチューセッッ州ニュー） ７１７） ５ｈｉｐｌｅｙ
社で製造される５ｈｉｐｌｅｙ １４７０等の一般のフ
ォトレジストである。第１ＩｆＳ図に示すように、マス
ク り１６はｎ型もしくはｎ型チャネルの単極性デバイス１
８上に形成される。他方、デバイス２０の王 Ｘの極性、すなわち夫々ｐ型もしくはｎ型チャネルのデ
バイスのソースとドレインは、イオン注入の準備が完了
している。
ｌ／）。このマスク１６は、例えば、アメリカ合衆国マ
セチューセッッ州ニュー） ７１７） ５ｈｉｐｌｅｙ
社で製造される５ｈｉｐｌｅｙ １４７０等の一般のフ
ォトレジストである。第１ＩｆＳ図に示すように、マス
ク り１６はｎ型もしくはｎ型チャネルの単極性デバイス１
８上に形成される。他方、デバイス２０の王 Ｘの極性、すなわち夫々ｐ型もしくはｎ型チャネルのデ
バイスのソースとドレインは、イオン注入の準備が完了
している。
次に、第１６図に示すように、高濃度にドーピングされ
たソースとドレイン領域２２が、例えば、ｎ型チャネル
のデバイスにはヒ素もしくはリン等を用い、ｎ型チャネ
ルのデバイスにはホウ素等を用いて標準的なイオン注入
技術によって形成される。本実施例では、イオノ濃度は
、約２〜７Ｘ１０１５／ｃＩｒＬ２である。イオン注入
の間、側壁１２はその下方にある領域にイオンが侵透す
ることを防ぐ。次に、側壁１２の多結晶シリコン部を例
えば、化学的ウェット・エツチング技術、または等方性
ドライ・エツチング等で、除去し、より低濃度でドーピ
ングする必要がある領域を露出する。第１Ｆ図にこの処
理を行った結果得られる構造を示す。さらに、第１Ｇ図
に示すように、上述したようなイオン注入技術を用いて
、低濃度にドーピングされた領域２４を形成する。不実
施例では、この低濃度にドーピングされた領域２４のイ
オン濃度は、約０．５〜２×１０１３／ｃｒｒＬ２であ
る。これら低濃度のドーピング領域２４は、トランジス
タ３００ソース２６またはドレイン２８の一部となる。
たソースとドレイン領域２２が、例えば、ｎ型チャネル
のデバイスにはヒ素もしくはリン等を用い、ｎ型チャネ
ルのデバイスにはホウ素等を用いて標準的なイオン注入
技術によって形成される。本実施例では、イオノ濃度は
、約２〜７Ｘ１０１５／ｃＩｒＬ２である。イオン注入
の間、側壁１２はその下方にある領域にイオンが侵透す
ることを防ぐ。次に、側壁１２の多結晶シリコン部を例
えば、化学的ウェット・エツチング技術、または等方性
ドライ・エツチング等で、除去し、より低濃度でドーピ
ングする必要がある領域を露出する。第１Ｆ図にこの処
理を行った結果得られる構造を示す。さらに、第１Ｇ図
に示すように、上述したようなイオン注入技術を用いて
、低濃度にドーピングされた領域２４を形成する。不実
施例では、この低濃度にドーピングされた領域２４のイ
オン濃度は、約０．５〜２×１０１３／ｃｒｒＬ２であ
る。これら低濃度のドーピング領域２４は、トランジス
タ３００ソース２６またはドレイン２８の一部となる。
上述の手順が終了し、トランジスタ３０が形成されると
、フォトレジストのマスク１６を、取り除く。
、フォトレジストのマスク１６を、取り除く。
本発明に係る形成方法は、逆の極性を有する他方のデバ
イス３１に繰り返し行なうことができる。
イス３１に繰り返し行なうことができる。
第２人、２Ｂ図に示すように、ソース２６とドレイ／２
８は、高濃度にドーピングされた部分（斜線部分）と低
濃度にドーピングされた部分（点を打った部分）で構成
される。３８と４０は、ゲート２とソース２６間、まだ
は、ゲート２とドレイン２８間のオーバーラツプを示す
。
８は、高濃度にドーピングされた部分（斜線部分）と低
濃度にドーピングされた部分（点を打った部分）で構成
される。３８と４０は、ゲート２とソース２６間、まだ
は、ゲート２とドレイン２８間のオーバーラツプを示す
。
第１鳩６と第２層８の膜ｙ！−を変化させることで。
ソース２６とドレイン２８のオーバーラツプを変化させ
ることができる。第２Ａ図には、第１層６と第２ノ１８
が薄い場合のオーバーラツプ３８が示されている。第２
Ｂ図には、第１層６と第２層８が厚いため、４０に示さ
れるようにオーバーランプは存在しない場合が図示され
ている。従って、ゲート２とソース２６間、又は、ゲー
ト２とドレイン２８間のオーバーラツプの量は、第１層
６と第２層８の膜厚を制御することによって調整するこ
とができる。
ることができる。第２Ａ図には、第１層６と第２ノ１８
が薄い場合のオーバーラツプ３８が示されている。第２
Ｂ図には、第１層６と第２層８が厚いため、４０に示さ
れるようにオーバーランプは存在しない場合が図示され
ている。従って、ゲート２とソース２６間、又は、ゲー
ト２とドレイン２８間のオーバーラツプの量は、第１層
６と第２層８の膜厚を制御することによって調整するこ
とができる。
フートトノソースとドレインのオーバーラツフハ。
実効的なチャネル長の制御と短長チャネル効果に直接関
与している。
与している。
上述の方法は、従来のセルフ・アラインド参シリサイ下
プロセスと完全に両立する。ｎ型およびｐ型のチャネル
のデバイスが両者とも形成された運 後、窯化膜のエッチ止めを除去し、ゲート−ソース間も
しくはゲート−ドレイン間のショートラ防ぐために、シ
リサイドを形成する前に、新たな酸化膜の側壁を形成す
ることができる。このセルフｅアラインド・シリサイド
・プロセスでは、最終的スペーサの膜厚は、その寸法が
デバイス特性に影響しないことからクリチャルではない
。
プロセスと完全に両立する。ｎ型およびｐ型のチャネル
のデバイスが両者とも形成された運 後、窯化膜のエッチ止めを除去し、ゲート−ソース間も
しくはゲート−ドレイン間のショートラ防ぐために、シ
リサイドを形成する前に、新たな酸化膜の側壁を形成す
ることができる。このセルフｅアラインド・シリサイド
・プロセスでは、最終的スペーサの膜厚は、その寸法が
デバイス特性に影響しないことからクリチャルではない
。
以上説明したように、本発明は、超ＬＳＩ回路に用いら
れるトランジスタ・デバイス等に効果的な低濃度ドープ
ド・ドレイン構造を安価、かつ容易に形成することが可
能となる。
れるトランジスタ・デバイス等に効果的な低濃度ドープ
ド・ドレイン構造を安価、かつ容易に形成することが可
能となる。
第１Ａ図から第１Ｆ図は、本発明の一実施例である低濃
度ドープド・ドレイン法を説明する図。 第２Ａ図と第２８９は、ゲート−ソース間の、又は、ゲ
ート−ドレイン間のオーバーラツプ幅の制御を説明する
図。 ２：ゲート、 ４：丈ブストレート、６：第１層、
８：第２層、 １０：第３層、１２：側壁スペーサ、
１６：マスク。
度ドープド・ドレイン法を説明する図。 第２Ａ図と第２８９は、ゲート−ソース間の、又は、ゲ
ート−ドレイン間のオーバーラツプ幅の制御を説明する
図。 ２：ゲート、 ４：丈ブストレート、６：第１層、
８：第２層、 １０：第３層、１２：側壁スペーサ、
１６：マスク。
Claims (7)
- （１）サブストレート上にゲートを形成し、
- （２）前記ゲートと前記サブストレートを第１の層で覆
い、 - （３）前記第１層を第２の層で覆い、
- （４）前記ゲートの側壁部分を残したままで前記第２層
を部分的に除去し、 - （５）前記第２層でシールドされていない前記サブスト
レートの第１の領域にドーピングし、 - （６）前記側壁部分を除去し、
- （７）除去された前記側壁下の前記サブストレートの第
２の領域にドーピングする 工程を有することを特徴とする低濃度ドープド構造形成
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77991985A | 1985-09-25 | 1985-09-25 | |
| US779919 | 1985-09-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188277A true JPS62188277A (ja) | 1987-08-17 |
Family
ID=25118000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22708486A Pending JPS62188277A (ja) | 1985-09-25 | 1986-09-25 | 低濃度ド−プド構造形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0218408A3 (ja) |
| JP (1) | JPS62188277A (ja) |
Cited By (2)
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1986
- 1986-09-22 EP EP86307280A patent/EP0218408A3/en not_active Withdrawn
- 1986-09-25 JP JP22708486A patent/JPS62188277A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0218408A3 (en) | 1988-05-25 |
| EP0218408A2 (en) | 1987-04-15 |
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