CN108389802A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法。该制造方法包括：在衬底上形成栅叠层；在所述栅叠层上形成停止层，所述停止层共形地覆盖所述栅叠层；在所述停止层上形成牺牲层；将所述牺牲层图案化，使得所述牺牲层在所述栅叠层侧壁的部分保留从而形成牺牲侧墙；采用所述栅叠层和所述牺牲侧墙作为第一硬掩模，在所述衬底上进行第一次离子注入，以形成源漏区；去除所述牺牲侧墙；以及采用所述栅叠层作为第二硬掩模，在所述衬底上进行第二次离子注入，以形成轻掺杂漏区。该方法采用同一个光致抗蚀剂掩模，采用牺牲侧墙作为附加的硬掩模形成源漏区，在去除牺牲侧墙之后形成轻掺杂漏区，从而减少光致抗蚀掩模的数量以及降低制造成本。
Description
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)在集成电路制造领域中有着广泛的应用。MOSFET包括在半导体衬底中形成的源漏区，以及在半导体衬底上形成的栅叠层。在源漏区之间的半导体材料中形成沟道。在工作状态，利用栅叠层施加的电场控制沟道中的电流大小。为了进一步改善MOSFET的性能，可以在沟道中靠近漏区的位置形成轻掺杂漏区(Lightly Doped Drain，LDD)。该LDD区域可以承受部分电压，从而减弱漏区电场、抑制热电子退化效应。
在现有技术中，用于制造集成电路的MOSFET采用二氧化硅制作的侧墙作为进行MOSFET轻掺杂漏区(Lightly Doped Drain，LDD)注入工艺的硬掩模。由于制作侧墙的二氧化硅与已加工的有效场氧、栅氧等结构的材质相近，不能够对侧墙进行选择性的蚀刻，故而无法在之后的制造步骤中除去侧墙，导致在对衬底进行LDD注入与源漏离子注入的步骤中，需要分别进行一次光致抗蚀剂涂覆，因此，在现有的制造方法中，使用的掩模数量和光刻步骤过多，导致制造成本过高。
发明内容
有鉴于此，本申请针对现有技术中所存在的上述问题提供了一种半导体器件及其制造方法。
根据本发明的一方面，提供一种半导体器件的制造方法，包括：在衬底上形成栅叠层；在所述栅叠层上形成停止层，所述停止层共形地覆盖所述栅叠层；在所述停止层上形成牺牲层；将所述牺牲层图案化，使得所述牺牲层在所述栅叠层侧壁的部分保留从而形成牺牲侧墙；采用所述栅叠层和所述牺牲侧墙作为第一硬掩模，在所述衬底上进行第一次离子注入，以形成源漏区；去除所述牺牲侧墙；以及采用所述栅叠层作为第二硬掩模，在所述衬底上进行第二次离子注入，以形成轻掺杂漏区。
优选地，所述停止层的材料包括硅酸乙酯，所述牺牲层的材料包括多晶硅。
优选地，所述形成牺牲侧墙的步骤包括：采用各向异性蚀刻法对所述牺牲层进行蚀刻，其中，所述蚀刻在到达所述停止层时停止。
优选地，所述去除所述牺牲侧墙的步骤包括：采用各向异性蚀刻法对所述牺牲侧墙进行蚀刻，其中，所述蚀刻在到达所述停止层时停止。
优选地，在所述第一次离子注入的步骤和所述第二次离子注入的步骤中注入N型掺杂剂，且所述第二次离子注入的掺杂剂浓度小于所述第一次离子注入的掺杂剂浓度。
优选地，所述牺牲侧墙的形貌呈圆滑状。
优选地，所述停止层的厚度为500至1000埃。
优选地，所述牺牲层的厚度为1500至3000埃。
优选地，所述半导体器件为NMOS器件，在形成所述栅叠层的步骤之前，还包括：在所述衬底中形成P型阱区，所述栅叠层位于所述P型阱区上，所述源区、漏区和轻掺杂漏区位于所述P型阱中且分别掺杂为N型。
优选地，所述半导体器件为CMOS器件，在形成所述栅叠层的步骤之前，还包括：在所述衬底中形成P型阱区和N型阱区，所述栅叠层包括位于所述P型阱区上的第一栅叠层和位于所述N型阱区上的第二栅叠层，所述第二栅叠层的两侧保留侧墙，所述轻掺杂漏区位于所述P型阱中且分别掺杂为N型，所述P型阱区中的源漏区分别掺杂为N型，所述N型阱区中的源漏区分别掺杂为P型。
优选地，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和所述阱区之间。
优选地，在进行第一次离子注入的步骤、去除所述牺牲侧墙步骤、以及进行第二次离子注入的步骤中，采用光致抗蚀剂掩模遮挡所述N型阱区以及所述第二栅叠层。
优选地，在形成所述P型阱区和所述N型阱区的步骤之后，还包括在所述P型阱区和所述N型阱区之间形成场氧区以进行隔离。
根据本发明的另一方面，提供一种半导体器件，包括：衬底；栅叠层，位于所述衬底上方；停止层，共形地覆盖所述栅叠层；位于所述半导体衬底中的轻掺杂漏区、源漏区，其中，所述轻掺杂漏区位于所述栅叠层和所述漏区之间，并且所述轻掺杂漏区的掺杂浓度小于所述漏区的掺杂浓度。
优选地，所述停止层的材料包括硅酸乙酯，所述牺牲侧墙的材料包括多晶硅。
优选地，所述停止层的厚度为500至1000埃。
优选地，所述半导体器件为NMOS器件，还包括：位于所述衬底中的P型阱区和N型阱区，其中，所述栅叠层位于所述P型阱区上，所述源区、漏区和轻掺杂漏区位于所述P型阱中且分别掺杂为N型。
优选地，所述半导体器件为CMOS器件，还包括：位于所述衬底中的P型阱区和N型阱区，所述P型阱区和所述N型阱区中分别包括所述源漏区，其中，所述栅叠层包括位于所述P型阱区上的第一栅叠层和位于所述N型阱区上的第二栅叠层，所述第二栅叠层的两侧保留侧墙，所述轻掺杂漏区位于所述P型阱中且分别掺杂为N型，所述P型阱区中的源漏区分别掺杂为N型，所述N型阱区中的源漏区分别掺杂为P型。
优选地，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和所述阱区之间。
优选地，在所述第二栅叠层的侧壁上形成所述侧墙的同时，在所述第一栅叠层的侧壁上牺牲侧墙，该牺牲侧墙在形成轻掺杂漏区时作为附加的硬掩模并且随后去除。
优选地，还包括：位于所述P型阱区和所述N型阱区之间的场氧区。
根据本发明实施例的半导体器件的制造方法，该方法采用同一个光致抗蚀剂掩模，采用牺牲侧墙作为附加的硬掩模形成源漏区，在去除牺牲侧墙之后形成轻掺杂漏区，从而减少光致抗蚀掩模的数量以及降低制造成本。
该方法不仅可以用于制造NMOS器件，而且可以用于制造CMOS器件。在制造CMOS器件的方法中，采用光致抗蚀剂掩模对N型阱区以及第二栅叠层进行遮挡，在P型阱区中形成轻掺杂漏区、源漏区，其中，采用同一个光致抗蚀剂掩模，采用牺牲侧墙作为附加的硬掩模形成源漏区，在去除牺牲侧墙之后形成轻掺杂漏区，从而减少光致抗蚀掩模的数量以及降低制造成本。与现有技术相比，在对衬底进行轻掺杂漏区注入与源漏离子注入时，减少了至少一个光致抗蚀剂掩模。本申请实施例的半导体器件同样具有上述有益效果。
在一些优选的实施例中，通过用多晶硅材料形成牺牲侧墙，使得在去除第一栅叠层的牺牲侧墙的步骤中可以采用各向异性蚀刻法对第一栅叠层的牺牲侧墙进行蚀刻，达到了在此过程中防止破坏有效场氧、栅氧等结构的目的。
在一些优选的实施例中，通过在栅叠层上形成覆盖栅叠层的、并且与栅叠层共形的停止层，在形成牺牲侧墙、去除第一栅叠层的牺牲侧墙的步骤时可以利用停止层控制蚀刻深度，达到了保护衬底的目的。
附图说明
通过以下参照附图对本申请实施例进行描述，本申请的上述以及其他目的、特征和优点将更为清楚。
图1A至图1I示出了本发明第一实施例在形成半导体器件的P型阱区和N型阱区的过程中每个具体步骤的半导体器件的结构示意图。
图1J示出了本发明第二实施例P型阱区和N型阱区的结构示意图。
图2示出了本发明第三实施例的半导体器件的制造方法的流程图。
图3A至图3E示出了图2中制造半导体器件的过程中每个步骤具体的结构示意图。
图3F示出了本发明第三实施例的半导体器件的结构示意图。
图4A至图4E示出了本发明第四实施例在制造半导体器件的过程中每个具体步骤的半导体器件的结构示意图。
图4F示出了本发明第四实施例的半导体器件的结构示意图。
具体实施方式
以下将参照附图更详细地描述本申请。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
在下文中描述了本申请的许多特定的细节，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
图1A至图1I示出了本发明第一实施例在形成半导体器件的P型阱区和N型阱区的过程中每个具体步骤的半导体器件的结构示意图。
如图1A所示，在衬底100上形成氧化硅层20，氧化硅层20的厚度优选为200埃至1000埃。然而本申请的第一实施例不限于此，本领域技术人员可以根据实际需要将氧化硅层20的厚度设为其他参数。
如图1B所示，在氧化硅层20上形成氮化硅层30，氮化硅层30厚度优选为500埃至3000埃。然而本申请的第一实施例不限于此，本领域技术人员可以根据实际需要将氮化硅层30的厚度设为其他参数。
如图1C所示，用光刻的方法在氮化硅层30上形成图案化的光致抗蚀剂掩模40，光致抗蚀剂掩模40的图案为P型阱区在衬底100上的区域。
如图1D所示，用刻蚀的方法对氮化硅层30与氧化硅层20进行刻蚀，将光致抗蚀剂掩模40的图案转移到氮化硅层30上。
如图1E所示，对P型阱区在衬底100上的区域进行离子注入从而在衬底100中形成P型阱区110。在一些其他实施例中，先将覆盖在P型阱区在衬底100上的区域的氧化硅层20除去，然后在利用图案化后的氮化硅层30作为硬掩模对P型阱区在衬底100上的区域进行离子注入从而在衬底100中形成P型阱区110。
如图1F所示，将光致抗蚀剂掩模40除去后，P型阱区110上形成氧化硅层50，氧化硅层50的厚度优选为3000埃至10000埃。然而本申请的第一实施例不限于此，本领域技术人员可以根据实际需要将氧化硅层50的厚度设为其他参数。
如图1G所示，用刻蚀的方法将氮化硅层30除去。
如图1H所示，利用氧化硅层50作为硬掩模对N型阱区在衬底100上的区域进行离子注入从而形成N型阱区120。
如图1I所示，用刻蚀的方法将氧化硅层50除去，将氧化硅层50除去后，在N型阱区120与P型阱区110的交界处会形成台阶结构，此台阶结构可以用作后续的光刻对位标记。
本发明第一实施例在形成半导体器件的P型阱区和N型阱区的方法在形成P型阱区和N型阱区时只需要对衬底进行一次光刻，就可以完成对P型阱区和N型阱区的离子注入的步骤，节省了生产成本。此外，利用氧化硅层作为硬掩模对N型阱区进行离子注入，在N型阱区与P型阱区的交界处会形成台阶结构，此台阶结构可用于后续步骤的光刻对位标记，提高了生产效率与质量。
图1J示出了本发明第二实施例P型阱区和N型阱区的结构示意图。
如图1J所示，P型阱区110和N型阱区120在位于衬底100中的同一水平区域，在P型阱区110和N型阱区120上具有平整的栅介质层312，在P型阱区120和N型阱区110之间形成有平整的场氧区200。
该结构的形成方法包括：分别用两次光刻在衬底100上形成P型阱区110和N型阱区120的图案，并分别对P型阱区110和N型阱区120进行离子注入。
本发明第二实施例在形成半导体器件的P型阱区和N型阱区在衬底中的高度相同，因此可以形成具有平整的栅介质层与场氧区，从而提高了器件的平整度。
图2示出了本发明第三实施例的半导体器件的制造方法的流程图。在该实施例中，半导体器件为CMOS器件。
在步骤S01中，在衬底中形成P型阱区和N型阱区。如图3A所示，采用本发明第一实施例，在衬底100中形成高度不同的P型阱区110和N型阱区120。然而本发明不限于此，采用本发明第二实施例，在衬底100中形成高度相同的P型阱区110和N型阱区120。在下文中，将以本发明第一实施例为基础对后续步骤进行描述。
在步骤S02中，在P型阱区和N型阱区之间形成场氧区。如图3A所示，用局部硅氧化隔离(local Oxidation of Silicon，LOCOS)、化学气相沉积(Chemical VaporDeposition，CVD)等方法在P型阱区110和N型阱区120之间形成具有台阶结构的场氧区200，以将P型阱区110和N型阱区120进行隔离。
在步骤S03中，在P型阱区和N型阱区上分别形成第一栅叠层和第二栅叠层。如图3A所示，第一栅叠层310包括栅极导体311与栅极介质312，第二栅叠层320包括栅极导体321与栅极介质322。其中，第一栅叠层310的栅极介质312位于第一栅叠层310的栅极导体311和P型阱区110之间，第二栅叠层320的栅极介质322位于第二栅叠层320的栅极导体321和N型阱区120之间。具体地，清洗掉衬底100曝露在空气中沾染的杂质和形成的氧化层，进入氧化炉生长薄薄的栅极介质层。将衬底100放入通有硅烷的低压CVD设备，硅烷分解从而在衬底100表面淀积一层多晶硅。在光刻区利用深紫外线光刻技术刻印多晶硅。利用异向等离子体记蚀刻机对淀积的多晶硅进行蚀刻，分别得到垂直剖面的第一栅叠层310的栅极导体311与第二栅叠层320的栅极导体321。
在步骤S04中，在第一栅叠层和第二栅叠层上形成共形的停止层。如图3B所示，利用CVD工艺在已形成的半导体器件的结构上淀积厚度为500埃至1000埃的停止层400，使得停止层400共形地覆盖第一栅叠层310和第二栅叠层320。其中，停止层400的材料包括硅酸乙酯。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将停止层400的厚度设为其他参数。
在步骤S05中，在停止层上形成牺牲层。如图3B所示，利用CVD工艺在停止层400上形成1500埃至3000埃的牺牲层600，使得牺牲层600共形地覆盖停止层400。其中，牺牲层600的材料包括多晶硅。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将牺牲层600的厚度设为其他参数。
在步骤S06中，将牺牲层图案化，使得牺牲层在栅叠层侧壁的部分保留从而形成牺牲侧墙。如图3C所示，采用各向异性蚀刻法对牺牲层进行蚀刻，蚀刻过程在到达停止层400时停止，其中，侧墙601包括位于栅极导体311两侧的第一栅叠层的牺牲侧墙610与位于栅极导体321两侧的第二栅叠层的侧墙620，侧墙601的形貌呈圆滑状。具体地，用离子溅射掉大部分的牺牲层，当位于栅极导体311与栅极导体321上表面的停止层露出之后，即可停止溅射，此时，牺牲层并未全部除去，栅极导体311侧壁外围的停止层400上保留了一部分牺牲层以作为牺牲侧墙610，栅极导体321侧壁外围的停止层400上保留了一部分牺牲层以作为侧墙620。
在步骤S07中，在衬底上进行第一次离子注入。如图3D所示，采用光致抗蚀剂掩模10遮挡N型阱区120以及第二栅叠层320，并采用第一栅叠层310和第一栅叠层的牺牲侧墙610作为第一硬掩模，在衬底100上进行第一次离子注入，以形成源710和漏区720，其中，第一次离子注入的物质为N型掺杂剂。
在步骤S08中，去除第一栅叠层的牺牲侧墙。如图3D所示，采用同一光致抗蚀剂掩模10遮挡N型阱区120以及第二栅叠层320，用各向异性蚀刻法对第一栅叠层的牺牲侧墙610进行蚀刻，蚀刻过程在到达停止层400时停止，以形成如3E所示的半导体器件的结构。在去除第一栅叠层的牺牲侧墙610的过程中，并没有把用于进行第一次离子注入的光致抗蚀剂掩模10去掉，而是继续用光致抗蚀剂掩模10做掩蔽以对第一栅叠层的牺牲侧墙610进行蚀刻，因此，在加工过程中不用增加额外的光刻步骤就可以选择性的将第一栅叠层的牺牲侧墙610去除并且使第二栅叠层的侧墙620在光致抗蚀剂掩模10的保护下得以保留。
在步骤S09中，在衬底上进行第二次离子注入。如图3E所示，采用同一光致抗蚀剂掩模10遮挡N型阱区120以及第二栅叠层320，并采用第一栅叠层310作为第二硬掩模，在衬底100上进行第二次离子注入，以形成轻掺杂漏区900，其中，第二次离子注入的物质为N型掺杂剂，第二次离子注入的掺杂剂浓度小于第一次离子注入的掺杂剂浓度。在进行第二次离子注入的过程中，依然没有把用于第一次离子注入以及去除第一栅叠层的牺牲侧墙步骤的光致抗蚀剂掩模10去掉，而是继续用光致抗蚀剂掩模10做掩蔽以对器件进行第二次离子注入，因此，可以使用同一光致抗蚀剂掩模10做掩蔽以分别对衬底100的不同位置进行两次离子注入。之后再进行去胶、退火等工艺形成半导体器件。在本实施例中，N型掺杂剂包括砷离子，然而本申请的实施例不限于此，本领域技术人员可以根据实际需要用其他离子进行注入。
图3F示出了本公第三实施例的半导体器件的结构示意图。在该实施例中，半导体器件为CMOS器件。
本公实施例的半导体器件包括：衬底100、P型阱区110、N型阱区120、场氧区200、第一栅叠层310、第二栅叠层320、停止层400、侧墙601、源区710、漏区720以及轻掺杂漏区900，其中，第一栅叠层310包括栅极导体311与栅极介质312，第二栅叠层320包括栅极导体321与栅极介质322，第一栅叠层310与第二栅叠层320共同作为半导体器件的栅叠层，侧墙601包括第一栅叠层的牺牲侧墙610与第二栅叠层的侧墙620。在本实施例中，在第一栅叠层310的侧壁上去除第一栅叠层的牺牲侧墙610，在第二栅叠层320的侧壁上保留第二栅叠层的侧墙620。
在本实施例中，P型阱区110与N型阱区120位于衬底100中。场氧区200位于P型阱区110与N型阱区120之间。栅叠层位于衬底100上方，其中，第一栅叠层310的栅极介质312位于第一栅叠层310的栅极导体311和P型阱区110之间，第二栅叠层320的栅极介质322位于第二栅叠层320的栅极导体321和N型阱区120之间。停止层400共形地覆盖栅叠层，停止层400的材料包括硅酸乙酯、停止层400厚度为500埃至1000埃。侧墙601位于停止层400上且覆盖栅叠层的侧壁，侧墙601的材料包括多晶硅。源区710、漏区720以及轻掺杂漏区900位于衬底100中，其中，轻掺杂漏区900位于栅叠层和漏区720之间，并且轻掺杂漏区900的掺杂浓度小于漏区720的掺杂浓度。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将停止层400的厚度设为其他参数。
本发明第三实施例的半导体器件的制造方法通过采用同一光致抗蚀剂掩模对N型阱区以及第二栅叠层进行遮挡，在形成源漏区、去除第一栅叠层的牺牲侧墙以及在形成轻掺杂漏区的步骤中做为掩蔽，达到了减少光致抗蚀剂的涂覆层数以及降低制造成本的目的，与现有技术相比，在对衬底进行轻掺杂漏区注入与源漏离子注入时，减少了至少一个光致抗蚀剂掩模。本发明第三实施例的半导体器件同样具有上述有益效果。
在一些优选的实施例中，通过用多晶硅材料形成牺牲侧墙，使得在去除第一栅叠层的牺牲侧墙的步骤中可以采用各向异性蚀刻法对第一栅叠层的牺牲侧墙进行蚀刻，达到了在此过程中防止破坏有效场氧、栅氧等结构的目的。
在一些优选的实施例中，通过在栅叠层上形成覆盖栅叠层的、并且与栅叠层共形的停止层，在形成牺牲侧墙、去除第一栅叠层的牺牲侧墙的步骤时可以利用停止层控制蚀刻深度，达到了保护衬底的目的。
此外，由于形成了具有浓度有梯度的源漏区，从而增加了器件的导通效率，又同时保证了足够的源漏区耐压的程度。
图4A至图4E示出了本申请第四实施例在制造半导体器件的过程中每个具体步骤的半导体器件的结构示意图。在该实施例中，半导体器件为NMOS器件。
如图4A所示，在衬底101中形成P型阱区102。
如图4A所示，用局部硅氧化隔离(local Oxidation of Silicon，LOCOS)、化学气相沉积(Chemical Vapor Deposition，CVD)等方法在P型阱区102的边缘处形成场氧区201，以将在P型阱区102处形成的结构与其他结构进行隔离。
如图4A所示，在P型阱区102上形成第一栅叠层313，第一栅叠层313包括栅极导体315与栅极介质314，其中，栅极介质314位于栅极导体315和P型阱区102之间。第一栅叠层313的具体形成方式包括:清洗掉衬底101曝露在空气中沾染的杂质和形成的氧化层，进入氧化炉生长薄薄的栅极介质层。将衬底101放入通有硅烷的低压CVD设备，硅烷分解从而在衬底101表面淀积一层多晶硅。在光刻区利用深紫外线光刻技术刻印多晶硅。利用异向等离子体记蚀刻机对淀积的多晶硅进行蚀刻，分别得到垂直剖面的栅极导体315。
如图4B所示，利用CVD工艺在已形成的半导体器件的结构上淀积厚度为500埃至1000埃的停止层401，使得停止层401共形地覆盖第一栅叠层313。其中，停止层401的材料包括硅酸乙酯。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将停止层401的厚度设为其他参数。
如图4B所示，利用CVD工艺在停止层401上形成1500埃至3000埃的牺牲层602，使得牺牲层602共形地覆盖停止层401。其中，牺牲层602的材料包括多晶硅。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将牺牲层602的厚度设为其他参数。
如图4B、4C所示，采用各向异性蚀刻法对牺牲层602进行蚀刻，蚀刻过程在到达停止层401时停止，以形成形貌呈圆滑状的第一栅叠层的牺牲侧墙611。形成第一栅叠层的牺牲侧墙611的具体方法包括：用离子溅射掉大部分的牺牲层602，当位于栅极导体315上表面的停止层401露出之后，即可停止溅射，此时，牺牲层602并未全部除去，栅极导体315侧壁外围的停止层401上保留了一部分牺牲层602以作为第一栅叠层的牺牲侧墙611。
如图4D所示，采用光致抗蚀剂掩模11遮挡P型阱区102以外的区域，并采用第一栅叠层313和第一栅叠层的牺牲侧墙611作为第一硬掩模，在衬底101上进行第一次离子注入，以形成源711和漏区721，其中，第一次离子注入的物质为N型掺杂剂。
如图4D所示，采用同一光致抗蚀剂掩模11继续遮挡P型阱区102以外的区域，用各向异性蚀刻法对第一栅叠层的牺牲侧墙611进行蚀刻，蚀刻过程在到达停止层401时停止，以形成如图4E所示的半导体器件的结构。在去除第一栅叠层的牺牲侧墙611的过程中，并没有把用于进行第一次离子注入的光致抗蚀剂掩模11去掉，而是继续用光致抗蚀剂掩模11做掩蔽以对第一栅叠层的牺牲侧墙611进行蚀刻，因此，在加工过程中不用增加额外的光刻步骤就可以选择性的将第一栅叠层的牺牲侧墙611去除。
如图4E所示，采用同一光致抗蚀剂掩模11继续遮挡P型阱区102以外的区域，并采用第一栅叠层313作为第二硬掩模，在衬底101上进行第二次离子注入，以形成轻掺杂漏区901，其中，第二次离子注入的物质为N型掺杂剂，第二次离子注入的掺杂剂浓度小于第一次离子注入的掺杂剂浓度。在进行第二次离子注入的过程中，依然没有把用于第一次离子注入以及去除第一栅叠层的牺牲侧墙步骤的光致抗蚀剂掩模11去掉，而是继续用光致抗蚀剂掩模11做掩蔽以对器件进行第二次离子注入，因此，可以使用同一光致抗蚀剂掩模11做掩蔽以分别对衬底101的不同位置进行两次离子注入。之后再进行去胶、退火等工艺形成半导体器件。在本实施例中，N型掺杂剂包括砷离子，然而本申请的实施例不限于此，本领域技术人员可以根据实际需要用其他离子进行注入。
图4F示出了本发明第四实施例的半导体器件的结构示意图。
如图4F所示，该半导体器件包括：衬底101、P型阱区102、场氧区201、第一栅叠层313、停止层401、源区711、漏区721以及轻掺杂漏区901，其中，第一栅叠层313包括栅极导体315与栅极介质314，第一栅叠层313作为半导体器件的栅叠层。
在本实施例中，P型阱区102位于衬底101中。场氧区201位于P型阱区102边缘处。栅叠层位于衬底101上方，栅极介质314位于栅极导体315和P型阱区102之间。停止层401共形地覆盖栅叠层，停止层401的材料包括硅酸乙酯、停止层401厚度为500埃至1000埃。第一栅叠层的侧墙601位于停止层401上且覆盖栅叠层的侧壁，侧墙601的材料包括多晶硅。源区711、漏区721以及轻掺杂漏区901位于P型阱区102中，其中，轻掺杂漏区901位于栅叠层和漏区721之间，还位于栅叠层和源区711之间，并且轻掺杂漏区901的掺杂浓度小于源区711与漏区721的掺杂浓度。然而本申请的实施例不限于此，本领域技术人员可以根据实际需要将停止层401的厚度设为其他参数。
本发明第四实施例的半导体器件的制造方法通过采用同一光致抗蚀剂掩模对P型阱区以外的区域进行遮挡，在形成源漏区、去除第一栅叠层的牺牲侧墙以及在形成轻掺杂漏区的步骤中做为掩蔽，达到了减少光致抗蚀剂的涂覆层数以及降低制造成本的目的，与现有技术相比，在对衬底进行轻掺杂漏区注入与源漏离子注入时，减少了至少一个光致抗蚀剂掩模。本发明第四实施例的半导体器件同样具有上述有益效果。
在一些优选的实施例中，通过用多晶硅材料形成牺牲侧墙，使得在去除第一栅叠层的牺牲侧墙的步骤中可以采用各向异性蚀刻法对第一栅叠层的牺牲侧墙进行蚀刻，达到了在此过程中防止破坏有效场氧、栅氧等结构的目的。
在一些优选的实施例中，通过在栅叠层上形成覆盖栅叠层的、并且与栅叠层共形的停止层，在形成牺牲侧墙、去除第一栅叠层的牺牲侧墙的步骤时可以利用停止层控制蚀刻深度，达到了保护衬底的目的。
此外，由于形成了具有浓度有梯度的源漏区，从而增加了器件的导通效率，又同时保证了足够的源漏区耐压的程度。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该公开仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。
Claims (21)
1.一种半导体器件的制造方法，包括：
在衬底上形成栅叠层；
在所述栅叠层上形成停止层，所述停止层共形地覆盖所述栅叠层；
在所述停止层上形成牺牲层；
将所述牺牲层图案化，使得所述牺牲层在所述栅叠层侧壁的部分保留从而形成牺牲侧墙；
采用所述栅叠层和所述牺牲侧墙作为第一硬掩模，在所述衬底上进行第一次离子注入，以形成源漏区；
去除所述牺牲侧墙；以及
采用所述栅叠层作为第二硬掩模，在所述衬底上进行第二次离子注入，以形成轻掺杂漏区。
2.根据权利要求1所述的方法，其中，所述停止层的材料包括硅酸乙酯，所述牺牲层的材料包括多晶硅。
3.根据权利要求1所述的方法，其中，所述形成牺牲侧墙的步骤包括：采用各向异性蚀刻法对所述牺牲层进行蚀刻，其中，所述蚀刻在到达所述停止层时停止。
4.根据权利要求1所述的方法，其中，所述去除所述牺牲侧墙的步骤包括：采用各向异性蚀刻法对所述牺牲侧墙进行蚀刻，其中，所述蚀刻在到达所述停止层时停止。
5.根据权利要求1所述的方法，其中，在所述第一次离子注入的步骤和所述第二次离子注入的步骤中注入N型掺杂剂，且所述第二次离子注入的掺杂剂浓度小于所述第一次离子注入的掺杂剂浓度。
6.根据权利要求1所述的方法，其中，所述牺牲侧墙的形貌呈圆滑状。
7.根据权利要求1所述的方法，其中，所述停止层的厚度为500至1000埃。
8.根据权利要求1所述的方法，其中，所述牺牲层的厚度为1500至3000埃。
9.根据权利要求1所述的方法，其中，所述半导体器件为NMOS器件，在形成所述栅叠层的步骤之前，还包括：
在所述衬底中形成P型阱区，所述栅叠层位于所述P型阱区上，所述源区、漏区和轻掺杂漏区位于所述P型阱中且分别掺杂为N型。
10.根据权利要求1所述的方法，其中，所述半导体器件为CMOS器件，在形成所述栅叠层的步骤之前，还包括：
在所述衬底中形成P型阱区和N型阱区，所述栅叠层包括位于所述P型阱区上的第一栅叠层和位于所述N型阱区上的第二栅叠层，所述第二栅叠层的两侧保留侧墙，
所述轻掺杂漏区位于所述P型阱中且分别掺杂为N型，所述P型阱区中的源漏区分别掺杂为N型，所述N型阱区中的源漏区分别掺杂为P型。
11.根据权利要求10所述的方法，其中，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和所述阱区之间。
12.根据权利要求11所述的方法，其中，在进行第一次离子注入的步骤、去除所述牺牲侧墙步骤、以及进行第二次离子注入的步骤中，采用光致抗蚀剂掩模遮挡所述N型阱区以及所述第二栅叠层。
13.根据权利要求10所述的方法，在形成所述P型阱区和所述N型阱区的步骤之后，还包括在所述P型阱区和所述N型阱区之间形成场氧区以进行隔离。
14.一种半导体器件，包括：
衬底；
栅叠层，位于所述衬底上方；
停止层，共形地覆盖所述栅叠层；
位于所述半导体衬底中的轻掺杂漏区、源漏区，
其中，所述轻掺杂漏区位于所述栅叠层和所述漏区之间，并且所述轻掺杂漏区的掺杂浓度小于所述漏区的掺杂浓度。
15.根据权利要求14所述的半导体器件，其中，所述停止层的材料包括硅酸乙酯，所述牺牲侧墙的材料包括多晶硅。
16.根据权利要求14所述的半导体器件，其中，所述停止层的厚度为500至1000埃。
17.根据权利要求14所述的半导体器件，其中，所述半导体器件为NMOS器件，还包括：位于所述衬底中的P型阱区和N型阱区，
其中，所述栅叠层位于所述P型阱区上，
所述源区、漏区和轻掺杂漏区位于所述P型阱中且分别掺杂为N型。
18.根据权利要求14所述的半导体器件，其中，所述半导体器件为CMOS器件，还包括：位于所述衬底中的P型阱区和N型阱区，所述P型阱区和所述N型阱区中分别包括所述源漏区，
其中，所述栅叠层包括位于所述P型阱区上的第一栅叠层和位于所述N型阱区上的第二栅叠层，所述第二栅叠层的两侧保留侧墙，
所述轻掺杂漏区位于所述P型阱中且分别掺杂为N型，所述P型阱区中的源漏区分别掺杂为N型，所述N型阱区中的源漏区分别掺杂为P型。
19.根据权利要求18所述的半导体器件，其中，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和所述阱区之间。
20.根据权利要求14所述的半导体器件，其中，在所述第二栅叠层的侧壁上形成所述侧墙的同时，在所述第一栅叠层的侧壁上牺牲侧墙，该牺牲侧墙在形成轻掺杂漏区时作为附加的硬掩模并且随后去除。
21.根据权利要求14所述的半导体器件，还包括：位于所述P型阱区和所述N型阱区之间的场氧区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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