TWI434371B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明之例示性實施例係關於半導體裝置之製造技術，且特定言之，本發明係關於包含一隔離層之半導體裝置及其製造方法。
本申請案主張2010年4月21日申請之韓國專利申請案第10-2010-0036710號之權利，該案全文以引用方式併入本文中。
一種半導體裝置包含複數個結構，例如，電晶體。該等各別電晶體具有不同操作電壓。即，藉由將複數個高電壓電晶體及複數個低電壓電晶體整合至一單一晶片或晶粒中製造該半導體裝置。
同時，該半導體裝置需要電隔離具有不同操作電壓之該等電晶體之隔離層。根據該等電晶體之該等操作電壓，該等隔離層具有不同形狀，即，臨界尺寸及/或深度。通常，使該複數個高電壓電晶體互相隔離之該等隔離層之臨界尺寸及深度大於隔離該複數個低電壓電晶體之該等隔離層之臨界尺寸及深度。
圖1A至圖1E係繪示用於製造一種半導體裝置之一習知方法之橫截面圖。
參考圖1A，一基板11具有一高電壓電晶體待形成於其中之一高電壓區域及一低電壓電晶體待形成於其中之一低電壓區域。該低電壓電晶體係具有低於該高電壓電晶體之操作電壓的一操作電壓之一電晶體。藉由分別將雜質離子植入於該基板11之該低電壓區域及該高電壓區域中形成一第一井12及一第二井13。
一硬遮罩圖案14形成於該基板11上，且藉由將該硬遮罩圖案14用作為一蝕刻障壁來蝕刻該基板11而在該高電壓區域及該低電壓區域中形成複數個穿渠。下文中，在該低電壓區域中形成之該穿渠將被稱為一第一穿渠15，且在該高電壓區域中形成之該穿渠將被描述為一第二穿渠16。
參考圖1B，形成一犧牲圖案17以覆蓋該高電壓區域且暴露該低電壓區域。一絕緣層18沈積於該基板11上以填充該第一穿渠15。
參考圖1C，藉由執行一平坦化製程直到暴露該硬遮罩圖案14之頂面而在該低電壓區域中形成一第一隔離層18A。移除該犧牲圖案17以暴露該高電壓區域之該穿渠，即，該第二穿渠16。
將該硬遮罩圖案14用作為一蝕刻障壁而額外蝕刻該高電壓區域之該第二穿渠16之底面，以藉此增加該第二穿渠16之深度。下文中，將由參考數字「16A」代表深度增加的該第二穿渠16。
參考圖1D，一絕緣層19沈積於該基板11上以完全填充該第二穿渠16A。
為消除由已在該低電壓區域中形成之該第一隔離層18A造成的該絕緣層19之高度差，形成一光阻圖案20以覆蓋該高電壓區域。藉由部份蝕刻在該低電壓區域中形成之該絕緣層19而減小該高電壓區域與該低電壓區域之間之該絕緣層19之該高度差。接著移除該光阻圖案20。
參考圖1E，藉由執行一平坦化製程直到暴露該硬遮罩圖案14之頂面而在該高電壓區域中形成一第二隔離層19A，且移除該硬遮罩圖案14。
透過上文描述的製程製造的該半導體裝置具有一結構，在該結構中該第一隔離層18A佈置在一邊界區域(在該邊界區域中該第一井12與該第二井13彼此接觸)之一側，且該第二隔離層19A佈置在該邊界區域之另一側。因此，應力集中於該第一井12與該第二井13彼此接觸之該邊界區域(見圖1E之參考符號「A」)。尤其，因為在該第一隔離層18A與該第二隔離層19A以及該第一井12與該第二井13彼此接觸之該等邊界區域之間之間隙係窄的，所以應力進一步集中。該應力集中使將透過隨後的製程在該第一井12及該第二井13中製造之該半導體裝置之特性劣化。
此外，因為該第一井12及該第二井13在該第一隔離層18A與該第二隔離層19A之間彼此接觸，藉由該高電壓區域與該低電壓區域之間之操作電壓之差異而使井間崩潰電壓特性及洩漏電流特性劣化。為改良井間崩潰電壓特性及洩漏電流特性，必須增加相鄰於該第一井12及該第二井13彼此接觸之該邊界區域之該第一隔離層18A與該第二隔離層19A之間之該間隙。然而，若增加該第一隔離層18A與該第二隔離層19A之間之該間隙，則會降低該半導體裝置之整合密度。
此外，因為該第一井12及該第二井13在其等之接觸區域中之表面處於暴露狀態，所以當執行矽化物製程時發生一井間電短接。因此，需要用於實質上阻止該井間電短接之一額外製程。
本發明之一實施例係關於一種能夠藉由在一高電壓區域及一低電壓區域彼此接觸之一邊界區域中之一隔離層實質上阻止應力集中之半導體裝置及其製造方法。
本發明之另一實施例係關於一種包含能夠改良井間崩潰電壓特性及洩漏電流特性之一隔離層之半導體裝置及其製造方法。
根據本發明之一實施例，一種半導體裝置包含：一第一井及一第二井，其等形成於一基板中且具有不同雜質摻雜濃度；一第一隔離層及一第二隔離層，其等分別形成於該第一井及該第二井中，其中該第一隔離層及該第二隔離層係不同類型的；及一第三隔離層，其形成於該第一井與該第二井彼此接觸之一邊界區域中且藉由該第一隔離層類型與該第二隔離層類型之一組合而形成。
該基板可具有一低電壓區域及一高電壓區域，該第一井可佈置在該低電壓區域中，且該第二井可佈置在該高電壓區域中。該第一井之雜質摻雜濃度可高於該第二井之雜質摻雜濃度。
該第一隔離層之深度可小於該第二隔離層之深度。
該第三隔離層可具有一第一底面及低於該第一底面之一第二底面。該第一底面可具有實質上等於該第一隔離層之底面之高度之一高度，且該第二底面可具有實質上等於該第二隔離層之底面之高度之一高度。該第一底面與該第二底面彼此接觸之一界面可與該第一井與該第二井彼此接觸之一界面對準。
根據本發明之另一實施例，一種用於製造一半導體裝置之方法包含：在一基板上形成具有不同雜質摻雜濃度之一第一井及一第二井；藉由蝕刻該第一井與該第二井彼此接觸之一邊界區域之該基板而形成一穿渠；形成覆蓋該穿渠之底面之一部分之一犧牲圖案；藉由將該犧牲圖案用作為一蝕刻障壁而蝕刻該穿渠之暴露的底面；移除該犧牲圖案；及用一絕緣材料填充該穿渠以形成具有相對於該基板之一頂面之兩個不同深度之一隔離層。
該基板可具有一低電壓區域及一高電壓區域，該第一井可佈置在該低電壓區域中，且該第二井可佈置在該高電壓區域中。該第一井之雜質摻雜濃度可高於該第二井之雜質摻雜濃度。
該隔離層可具有一第一底面及低於該第一底面之一第二底面，且該第一底面與該第二底面彼此接觸之一界面可與該第一井與該第二井彼此接觸之一界面對準。
根據本發明之又一實施例，一種用於製造一半導體裝置之方法包含：在一基板上形成具有不同雜質摻雜濃度之一第一井及一第二井；選擇性蝕刻該基板以分別在該第一井及該第二井中形成一第一穿渠及一第二穿渠，且在該第一井與該第二井彼此接觸之一邊界區域中形成一第三穿渠；形成填充該第一穿渠且覆蓋該第三穿渠之底面之一部分之一犧牲圖案；藉由將該犧牲圖案用作為一蝕刻障壁而蝕刻該第二穿渠之面及該第三穿渠之暴露的底面；移除該犧牲圖案；及用一絕緣材料填充該第一穿渠、該第二穿渠及該第三穿渠以分別在該第一井及該第二井中形成一第一隔離層及一第二隔離層，且在該第一井與該第二井彼此接觸之該邊界區域中形成一第三隔離層，該第三隔離層具有相對於該基板之一頂面之兩個不同深度。
該基板可具有一低電壓區域及一高電壓區域，該第一井可佈置在該低電壓區域中，且該第二井可佈置在該高電壓區域中。該第一井之雜質摻雜濃度可高於該第二井之雜質摻雜濃度。
該第三隔離層可包含具有實質上等於該第一隔離層之該底面之高度之一高度之一第一底面，且一第二底面可具有實質上等於該第二隔離層之該底面之高度之一高度。該第一底面與該第二底面彼此接觸之一界面可與該第一井與該第二井彼此接觸之一界面對準。
形成該第一井與該第二井之後，該方法可進一步包含在該基板上形成一硬遮罩圖案以便形成該第一穿渠、該第二穿渠及該第三穿渠。該硬遮罩圖案可具有循序堆疊一層第一氧化物層、一層氮化物層及一層第二氧化物層之一結構。可藉由一低電壓化學氣相沈積(LPCVD)製程沈積該第二氧化物層且可經形成至具有介於大約100奈米至大約300奈米之範圍之厚度。
根據本發明之又一實施例，一種用於製造一半導體裝置之方法包含：在一基板上循序沈積一第一絕緣層、一第二絕緣層及一第三絕緣層，且藉由蝕刻該第一穿渠、該第二穿渠及該第三穿渠直到暴露該基板而形成一硬遮罩圖案；藉由將該硬遮罩圖案用作為一蝕刻障壁來蝕刻該基板而形成一穿渠；形成覆蓋該穿渠之底面之一部分及該穿渠之一側之一犧牲圖案；將該犧牲圖案用作為一蝕刻障壁來蝕刻該穿渠之暴露的底面；及用一絕緣材料填充該穿渠以形成具有相對於該基板之一頂面之兩個不同深度之一隔離層。
根據本發明之又一實施例，一種半導體裝置包含：一第一導電類型基板；一第二導電類型之一第一井，其佈置在該基板上；該第二導電類型之一第二井，其佈置在該基板上且具有低於該第一井之雜質摻雜濃度；一第一隔離層，其佈置在該第一井中；一第二隔離層，其佈置在該第二井中且該第二隔離層之深度大於該第一隔離層之深度；及一第三隔離層，其佈置在該第一井與該第二井彼此接觸之一邊界區域中且具有組合該第一隔離層與該第二隔離層之一結構。
下文將參考隨附圖式詳細描述本發明之例示性實施例。然而，可以不同形式體現本發明且不應認為本發明侷限於本文闡述的實施例。在一定程度上，提供此等實施例使得此揭示內容更透徹且完整，且將對熟習此項技術者完全傳達本發明之範圍。在整個揭示內容中，相同的參考數字指代貫穿各種圖及本發明之實施例之相同的部分。
該等圖式不需要按比例繪製且在一些實例中，可放大比例以便清楚繪示該等實施例之特徵。當一第一層被稱為在一第二層上或在一基板上時，其不僅指代該第一層直接形成於該第二層或該基板上之情況，而且指代一第三層存在於該第一層與該第二層或該基板之間之情況。
本發明之實施例係關於一種能夠藉由在一高電壓區域及一低電壓區域彼此接觸之一邊界區域中之一隔離層實質上阻止應力集中且改良井間崩潰電壓特性及洩漏電流特性之半導體裝置及其製造方法。
通常，在該半導體裝置包含具有不同操作電壓之複數個電晶體之情況下，根據該等操作電壓具有不同深度及臨界尺寸之隔離層由淺穿渠隔離(STI)及深穿渠隔離(DTI)組成。然而，因為透過該DTI製程形成的該隔離層不能改變該隔離層之該臨界尺寸，所以在設計該半導體裝置中存在許多限制。而且，因為不能同時執行該STI製程及該DTI製程，所以花費許多製程時間。
為解決此等問題，本發明之實施例係關於包含根據不同操作電壓具有STI與DTI之組合或STI與中間穿渠隔離(MTI)之組合之一隔離層之一半導體裝置及其製造方法。
圖2係繪示根據本發明之一實施例之一半導體裝置之一橫截面圖。
參考圖2，根據本發明之該實施例之該半導體裝置包含：一基板31，其具有一低電壓區域及一高電壓區域，一第一井32及一第二井33分別形成於該基板31之該低電壓區域及該高電壓區域中；一第一隔離層39A，其形成於該第一井32中且具有一STI結構；一第二隔離層39B，其形成於該第二井33中且具有一MTI結構；及一第三隔離層39C，其形成於該第一井32與該第二井33彼此接觸之一邊界區域中且具有該第一隔離層39A與該第二隔離層39B之組合類型。該低電壓區域可具有介於大約0.5 V至大約8 V之範圍之一操作電壓，且該高電壓區域可具有介於大約9 V至大約100 V之範圍之一操作電壓。
該第一井32與該第二井33可具有相同導電類型或互補導電類型。如一實例，當該第一井32係N型時，該第二井33可係N型或P型。當該第二井33係N型時，該第一井32可係N型或P型。
該第一井32之雜質摻雜濃度可高於該第二井33之雜質摻雜濃度。對於參考，為確保一崩潰電壓，用於形成該高電壓半導體裝置之該井經形成以具有比用於形成該低電壓半導體裝置之該井更低的雜質摻雜濃度。如一實例，該第一井32可具有介於大約1×1017 原子/立方公分至大約1×1018 原子/立方公分之範圍之雜質摻雜濃度，且該第二井33可具有介於大約1×1016 原子/立方公分至大約1×1017 原子/立方公分之範圍之雜質摻雜濃度。即，該第一井32之雜質摻雜濃度比該第二井33之雜質摻雜濃度高1數量級。可取決於離子劑量及退火條件來改變雜質摻雜濃度。
該第一井32之深度W1可小於該第二井33之深度W2。舉例而言，該第一井32可具有介於大約2微米至大約3微米之範圍之該深度W1，且該第二井33可具有介於大約3微米至大約7微米之範圍之該深度W2。該第二井33深於該第一井32之原因係在用於形成該第二井33之一雜質離子植入製程之後在一高溫下執行退火以便擴散植入的雜質。
形成於該第二井33中且具有該MTI結構之該第二隔離層39B之深度S2可大於形成於該第一井32中且具有該STI結構之該第一隔離層39A之深度S1(S2>S1)。即，該第二隔離層39B之底面可低於該第一隔離層39A之底面。此外，該第二隔離層39B之臨界尺寸CD2可大於該第一隔離層39A之臨界尺寸CD1(CD1<CD2)。舉例而言，具有該STI結構之該第一隔離層39A可具有介於大約0.3微米至大約0.5微米之範圍之該深度S1，且具有該MTI結構之該第二隔離層39B可具有介於大約0.7微米至大約2微米之範圍之該深度S2。該第一隔離層39A可具有介於大約0.15微米至大約0.4微米之範圍之該臨界尺寸CD1，且該第二隔離層39B可具有介於大約0.3微米至大約0.8微米之範圍之該臨界尺寸CD2。
在該第一井32與該第二井33彼此接觸之該邊界區域中形成之該第三隔離層39C係用來藉由該隔離層實質上阻止應力集中於該第一井32與該第二井33彼此接觸之該邊界區域，且亦用來使該第一井32中形成之該半導體裝置分離於該第二井33中形成之該半導體裝置。此外，該第三隔離層39C用來改良該第一井32與該第二井33之間之崩潰電壓特性及洩漏電流特性，且亦用來促進矽化物製程。
該第三隔離層39C可具有一第一底面B1及低於該第一底面B1之一第二底面B2。即，該第三隔離層39C可具有相對於該基板31之該頂面之兩個不同深度之一「」形。該第三隔離層39C之該第一底面B1可具有實質上等於該第一隔離層39A底面之高度，且該第三隔離層39C之該第二底面B2可具有實質上等於該第二隔離層39B之底面之高度。因此，該第三隔離層39C可被認為係該第一隔離層39A與該第二隔離層39B之一組合。該第三隔離層39C之該第一底面B1與該第二底面B2彼此接觸之界面可與該第一井32與該第二井33彼此接觸之界面最大程度地對準。該第一井32與該第二井33彼此接觸之界面可與該第三隔離層39C之該第一底面B1或該第二底面B2接觸。因為該第三隔離層39C之該第一底面B1與該第二底面B2彼此接觸之該界面與該第一井32與該第二井33彼此接觸之該界面對準，所以易於調整該第三隔離層39C與該第一井32及該第二井33之間之應力平衡。
在具有上述組態之該半導體裝置中，因為該第三隔離層39C佈置在該第一井32與該第二井33彼此接觸之該邊界區域中，所以可減小該第一井32與該第二井33彼此接觸之該界面之面積且可藉由該第三隔離層39C分離該單元間接面(inter-cell junction)。以此方式，可改良該第一井32與該第二井33之間之崩潰電壓特性及洩漏電流特性。
此外，藉由在該第一井32與該第二井33彼此接觸之該邊界區域中佈置該第三隔離層39C，可容易執行矽化物製程，因為該第一井32與該第二井33彼此接觸之該邊界區域係不暴露的。
此外，藉由在該第一井32與該第二井33彼此接觸之該邊界區域中佈置該第三隔離層39C，可實質上阻止應力集中於該第一井32與該第二井33彼此接觸之該邊界區域。
同時，即使該第一隔離層39A或該第二隔離層39B形成於該第一井32與該第二井33彼此接觸之該邊界區域中，可實質上阻止應力集中於該第一井32與該第二井33彼此接觸之該邊界區域。
然而，在該第一隔離層39A形成於該第一井32與該第二井33彼此接觸之該邊界區域中之情況下，該隔離層之深度係不夠的。因此，在該第二井33中形成之該半導體裝置與在該第一井32中形成之該半導體裝置之間可發生干擾現象。此外，因為該第二井33之雜質摻雜濃度相對低於該第一井32之雜質摻雜濃度，所以由該第一井32與該第二井33之接觸產生之一損耗區域朝向該第二井33擴展，造成該第二井33之崩潰電壓之減小。
相反，若該第二隔離層39B形成於該第一井32與該第二井33彼此接觸之該邊界區域中，則由該第一隔離層39A衍生的應力變得不同於由該第二隔離層39B衍生的應力，因為該第一井32中之該第一隔離層39A與該第二隔離層39B之深度彼此不同。因此，在該第一井32內部發生應力不平衡，導致該第一井32中形成的該半導體基板之操作特性之劣化。
因此，像本發明之該實施例一樣，具有該第一隔離層39A與該第二隔離層39B之組合類型之該第三隔離層39C可佈置在該第一井32與該第二井33彼此接觸之該邊界區域中。
此外，根據本發明之該實施例之該半導體裝置進一步包含形成於該第一隔離層39A與該第二隔離層39B之間之該第一井32之表面上之一第一井標記40、形成於該第二隔離層39B與該第三隔離層39C之間之該第二井33之表面上之一第二井標記41及形成於該低電壓區域及該高電壓區域中之電晶體。
該第一井標記40及該第二井標記41係用來減小該第一井32及該第二井33之電阻，且用來將一偏壓電壓或一接地電壓施加至該第一井32及該第二井33。該第一井標記40與該第二井標記41可具有與該第一井32及該第二井33相同的導電類型，且可具有高於該第一井32及該第二井33之雜質摻雜濃度。
形成於該低電壓區域及該高電壓區域中之該等電晶體包含形成於該井上之閘極介電層42及48、形成於該等閘極介電層42及48上之閘極電極43及49、形成於該等閘極電極43及49之兩側壁上之間隔44及50及分別在該等閘極電極43及49之兩側上之該井中形成之接面區域47及53。形成於該低電壓區域中之該閘極介電層42之厚度可小於形成於該高電壓區域中之該閘極介電層48之厚度。舉例而言，形成於該低電壓區域中之該閘極介電層42可具有介於大約15至大約200之範圍之厚度，且形成於該高電壓區域中之該閘極介電層48可具有介於大約200至大約1000之範圍之厚度。該等接面區域47及53可具有包含高濃度雜質區域45及51與低濃度雜質區域46及52之一輕微摻雜的汲極(LDD)結構。
形成於該低電壓區域中之該閘極介電層43、該間隔44及該接面區域47可具有與形成於該高電壓區域中之該閘極介電層49、該間隔50及該接面區域53不同的材料、尺寸(或厚度、深度，等等)、雜質摻雜濃度。
圖3A至圖3G係繪示根據本發明之一實施例用於製造一半導體裝置之方法之橫截面圖。
參考圖3A，準備具有一低電壓區域及一高電壓區域之一基板31。該低電壓區域可係待形成一低電壓半導體裝置(例如，一電晶體)之一區域，且一高電壓區域可係待形成一高電壓半導體裝置之一區域。該高電壓半導體裝置係具有高於該低電壓半導體裝置之操作電壓的操作電壓之一裝置。舉例而言，該低電壓區域可係待形成具有介於大約0.5 V至大約8 V之範圍之一操作電壓之一電晶體之一區域，且該高電壓區域可係待形成具有介於大約9 V至100 V之範圍之一操作電壓之一電晶體之一區域。
一矽基板可用作為該基板31，且可使用摻雜P類型或N類型雜質之一矽基板。
雜質離子被植入於該基板31中以分別在該低電壓區域及該高電壓區域中形成一第一井32及一第二井33。該第一井32之雜質摻雜濃度可高於該第二井33之雜質摻雜濃度。這是因為該低電壓半導體裝置係形成在形成該第一井32之該低電壓區域中，而不是形成在形成該第二井33之該高電壓區域中。對於參考，為確保一崩潰電壓，用於形成該高電壓半導體裝置之該井經形成而具有比用於形成該低電壓半導體裝置之該井的雜質摻雜濃度更低的雜質摻雜濃度。如一實例，該第一井32可具有介於大約1×1017 原子/立方公分至大約1×1018 原子/立方公分之範圍之雜質摻雜濃度，且該第二井33可具有介於大約1×1016 原子/立方公分至大約1×1017 原子/立方公分之範圍之雜質摻雜濃度。即，該第一井32之雜質摻雜濃度比該第二井33之雜質摻雜濃度高1數量級。可取決於離子劑量及退火條件來改變雜質摻雜濃度。
為增加該高電壓區域之該第二井32中之一接面崩潰電壓，可進一步形成一漂移區域。該漂移區域經形成以具有高於該第二井33之雜質摻雜濃度的一雜質摻雜濃度。
而且，相對於該基板31之頂面，該第二井33之深度可小於該第一井32之深度。舉例而言，該第一井32可具有介於大約2微米至大約3微米之範圍之深度，且該第二井33可具有介於大約3微米至大約7微米之範圍之深度。可透過離子植入能量或一退火製程調整該第一井32與該第二井33之深度。
該第一井32與該第二井33可具有相同導電類型或互補導電類型。如一實例，當該第一井32係N型時，該第二井33可係N型或P型。當該第二井33係N型時，該第一井32可係N型或P型。
將更詳細描述用於形成該第一井32及該第二井33之一方法。
首先，執行一雜質離子植入製程以便形成該第二井33，該第二井33之深度大於該第一井32之深度。執行一驅入退火製程以便擴散植入於該基板31中之該等雜質離子。在介於大約1000℃至大約1200℃之範圍之溫度下執行該退火製程。以此方式，透過該高溫退火製程植入的該等雜質離子在該基板31下被擴散，以藉此形成該第二井33。
執行一雜質離子植入製程以便形成該第一井32。不執行用於該第一井32之一額外退火製程，且使用在隨後的製程之間執行之一退火製程來活化該第一井32。
在形成該第二井33之後執行用於形成該第一井32之雜質離子植入製程，以便避免由在一高溫下執行之該驅入退火製程造成的擴散。若在用於形成該第一井32及該第二井33之雜質離子植入製程之後執行高溫退火製程，則藉由高溫退火製程增加該第一井32之深度。因此，該第一井32之深度變得不同於目標深度。若不執行高溫驅入退火製程，則可取決於該半導體裝置之形成條件來改變該第一井32與該第二井33之形成次序。
此外，可在形成具有一MTI結構之一隔離層之後形成該第一井32。即，形成該第二井33之後，可形成該隔離層且接著形成該第一井32。或者，形成該隔離層之後，可形成該第一井32及該第二井33。在執行高溫驅入退火製程之情況下，在形成該第二井33之後執行用於形成該第一井32之該離子植入製程。出於方便，在此實例中，假設在形成該第一井32及該第二井33之後形成具有一STI結構及一MTI結構之隔離層。
為形成用於裝置隔離之一穿渠，在該基板31上形成一硬遮罩圖案34。該硬遮罩圖案34可包含選自氧化物層、氮化物層、氧化氮層、含碳層及其等之一堆疊層組成之群組之一層。
舉例而言，該硬遮罩圖案34係藉由循序堆疊一層第一氧化物層34A、一層氮化物層34B及一層第二氧化物層34C而形成之一堆疊層。在一初步蝕刻製程及隨後將執行之一第二蝕刻製程中，該第二氧化物層34C保護該氮化物層34B且用作為硬遮罩。將描述用於形成該硬遮罩圖案34之一方法。在該基板31上循序形成該第一氧化物層34A、該氮化物層34B及該第二氧化物層34C。該第一氧化物層34A係在750℃或更高溫度下形成之一高溫熱氧化物層且經形成以具有介於大約10奈米至大約30奈米之範圍之厚度。使用低電壓化學氣相沈積(LPCVD)製程形成該氮化物層34B及該第二氧化物層34C。該氮化物層34B經形成以具有介於大約80奈米至大約250奈米之範圍之厚度。該第二氧化物層34C經形成以具有介於大約100奈米至大約300奈米之範圍之厚度。用於一抗反射塗層之一BARC材料及一光阻層經沈積於該第二氧化物層34C上，且該BARC材料及該光阻層透過一曝光製程及一顯影製程予以圖案化。將該圖案化BARC材料及光阻層用作為一遮罩來循序蝕刻該第二氧化物層34C、該氮化物層34B及該第一氧化物層34A，藉此形成暴露該基板31之一硬遮罩圖案34。形成該硬遮罩圖案34之後，透過一灰化製程或一剝離製程移除該BARC材料及該光阻層。
參考圖3B，執行一初步蝕刻製程以藉由將該硬遮罩圖案34用作為一蝕刻障壁將該基板31蝕刻至一預定深度，藉此分別在該第一井32及該第二井33中形成一第一穿渠35及一第二穿渠36，且在該第一井32與該第二井33彼此接觸之該邊界區域中形成具有該第一穿渠35與該第二穿渠36之一組合類型之一第三穿渠37。此時，該第二穿渠36之臨界尺寸可大於該第一穿渠35之臨界尺寸。該第三穿渠37之深度實質上等於該第一穿渠35及該第二穿渠36之深度。該第三穿渠37之臨界尺寸實質上等於該第一穿渠35及該第二穿渠36之臨界尺寸。
透過該初步蝕刻製程形成之該第一至第三穿渠35、36及37經形成以具有將在該低電壓區域中形成之該半導體裝置需要的該STI結構之該隔離層之深度。
參考圖3C，在該基板31上形成一犧牲圖案38。該犧牲圖案38可覆蓋該低電壓區域且敞開該高電壓區域，或可覆蓋該第一井32且敞開該第二井33。即，形成填充該第一穿渠35且覆蓋該第三穿渠37之底面之一部分之該犧牲圖案38。使用一光阻(PR)層形成該犧牲圖案38。將一溶解抑制型(i-line)光阻用作為該光阻層，且該光阻層經沈積至介於大約1微米至大約2微米之範圍之一厚度。
在使用該光阻層形成該犧牲圖案38之情況下，該光阻層經沈積於該基板31上以填充該第一至第三穿渠35、36及37且覆蓋該硬遮罩圖案34之頂面，且接著透過一系列製程形成該犧牲圖案38，包含使用界定該第一井32之一遮罩或界定該低電壓區域之一遮罩之一暴露製程及一顯影製程。
在此情況下，接觸該第三穿渠37之底面之該犧牲圖案38之側壁可對準該第一井32與該第二井33彼此接觸之該界面。然而，在±0.3微米範圍內未對準該第一井32與該第二井33彼此接觸之該界面係容許的。
參考圖3D，執行一第二蝕刻製程以藉由將該犧牲圖案38及該硬遮罩圖案34用作為一蝕刻障壁來蝕刻該基板31。特別地，藉由將該犧牲圖案38及該硬遮罩圖案34用作為一蝕刻障壁來蝕刻該第二穿渠36之底面，增加該第二穿渠36之深度。同時，藉由蝕刻由該犧牲圖案38暴露的該第三穿渠37之底面，增加該第三穿渠37之一部分之深度。下文中，將由參考數字「36A」及「37A」分別代表深度增加的該第二穿渠36及該第三穿渠37。
在形成深度增加的該第二穿渠36A及該第三穿渠37A同時，一蝕刻氣體部分損壞該硬遮罩圖案34之該第二氧化物層34C。此時，取決於該第二氧化物層34C與該基板31之間之蝕刻選擇性，改變該第二氧化物層34C之損壞程度。
透過該第二蝕刻製程增加深度的該第二穿渠36A及該第三穿渠37A經形成以具有將在該高電壓區域中形成的該半導體裝置需要的該MTI結構之該隔離層之深度。
使用一灰化製程移除該犧牲圖案38。
同時，移除該犧牲圖案38之後，可根據隨後的製程之條件移除該硬遮罩圖案34之該第二氧化物層34C。舉例而言，在用一絕緣材料填充該第一至第三穿渠35、36A及37A之前將一線性氮化物層沈積於該第一至第三穿渠35、36A及37A上之情況下，可移除該硬遮罩圖案34之該第二氧化物層34C。特別地，若在不移除該第二氧化物層34C之狀態下執行一隨後的製程，則填充該第一至第三穿渠35、36A及37A之該絕緣材料形成於該第一氧化物層34A、該氮化物層34B、該第二氧化物層34C及該線性氮化物層上。因此，在一CMP製程期間，該第二氧化物層34C中發生一CMP停止且因此難以移除該氮化物層34B。因此，若在該半導體裝置中，移除該犧牲圖案38之後在該第一至第三穿渠35、36A及37A上形成該線性氮化物層，則可移除該硬遮罩圖案34之頂面之該第二氧化物層34C。在此情況下，可藉由一濕式蝕刻製程或一乾式蝕刻製程移除該第二氧化物層34C。若在一製程中，不形成該線性氮化物層，則可不移除該硬遮罩圖案34之頂面之該第二氧化物層34C。此實施例係不移除該第二氧化物層34C之一實施例。
參考圖3E，一絕緣層39經沈積於該基板31上以完全填充該第一至第三穿渠35、36A及37A。此時，沈積該絕緣層39係重要的使得不會在該絕緣層39中產生空隙。廣泛使用一高密度電漿(HDP)氧化物層。雖然該絕緣層39之沈積厚度取決於該第一至第三穿渠35、36A及37A之蝕刻深度，但該絕緣層39經沈積至介於大約1微米至大約3微米之範圍之一厚度。
同時，在沈積該絕緣層39之前，一側壁氧化物層及一線性氮化物層經沈積於該第一至第三穿渠35、36A及37A上，以便減小應力。在該基板31(例如，一矽基板)與該HDP氧化物層之間提供該線性氮化物層，且用來減小該基板31與該HDP氧化物層之間產生的應力。
在用於製造根據本發明之該實施例之該半導體裝置之方法中，在形成具有該等各別區域中要求的深度之第一至第三穿渠35、36A及37A之後，透過單次沈積製程形成填充該第一至第三穿渠35、36A及37A之該絕緣層39。因此，不像若干填充製程一樣，可簡化該製造製程。此外，因為透過一次沈積製程形成填充該第一至第三穿渠35、36A及37A之該絕緣層39，所以可最小化該等各別區域之間之高度差。即，可省略用於移除該高度差之一額外蝕刻製程。
在一些情況下，可執行用於移除該絕緣層39之該頂面之該高度差之一額外蝕刻製程。舉例而言，在沈積該HDP氧化物層以填充該第一至第三穿渠35、36A及37A之後，在大約900℃至大約1100℃之溫度下執行一高溫退火製程。接著，可藉由使用一緩衝氧化物蝕刻劑(BOE)蝕刻該HDP氧化物層大約一分鐘至大約十分鐘來減小該高度差，使得該沈積的HDP氧化物層具有一平緩傾斜角度。
參考圖3F，平坦化該絕緣層39直到暴露該硬遮罩圖案34之頂面，藉此形成該第一穿渠35中埋藏的一第一隔離層39A、該第一穿渠36A中埋藏的一第二隔離層39B及該第三穿渠37A中埋藏的一第三隔離層39C。
在該第一井32與該第二33彼此接觸之該邊界區域中透過上述製程形成之該第三隔離層39C用來實質上阻止應力集中於該第一井32與該第二井33彼此接觸之該邊界區域，且用來使該第一井32中形成的該半導體裝置與該第二井33中形成的該半導體裝置分離。該第三隔離層39C具有高度實質上等於該第一隔離層39A之底面之高度之一第一底面B1及高度實質上等於該第二隔離層39B之底面之高度之一第二底面B2。因此，該第三隔離層39C可被認為係該第一隔離層39A與該第二隔離層39B之一組合。
移除該硬遮罩圖案34。因此，完成形成該隔離層之製程。
參考圖3G，一第一井標記40形成於該第一隔離層39A與該第二隔離層39B之間之該第一井32之表面上，一第二井標記41形成於該第二隔離層39B與該第三隔離層39C之間之該第二井33之表面上。該第一井標記40及該第二井標記41係用來減小該第一井32及該第二井33之電阻，且用來將一偏壓電壓或一接地電壓施加至該第一井32及該第二井33。該第一井標記40及該第二井標記41可具有與該第一井32及該第二井33相同的導電類型，且可具有高於該第一井32及該第二井33之雜質摻雜濃度。
分別在該低電壓區域及該高電壓區域中形成電晶體。形成於該低電壓區域及該高電壓區域中之該等電晶體包含形成於該井上之閘極介電層42及48、形成於該等閘極介電層42及48上之閘極電極43及49、形成於該等閘極電極43及49之兩側壁上之間隔44及50及分別在該等閘極電極43及49之兩側上之該井中形成之接面區域47及53。
形成於該低電壓區域中之該閘極介電層42之厚度小於形成於該高電壓區域中之該閘極介電層48之厚度。舉例而言，形成於該低電壓區域中之該閘極介電層42可具有介於大約15至大約200之範圍之厚度，且形成於該高電壓區域中之該閘極介電層48可具有介於大約200至大約1000之範圍之厚度。
該等接面區域47及53可具有包含高濃度雜質區域45及51與低濃度雜質區域46及52之一輕微摻雜的汲極(LDD)結構。
形成於該低電壓區域中之該閘極介電層43、該間隔44及該接面區域47可具有與形成於該高電壓區域中之該閘極介電層49、該間隔50及該接面區域53不同的材料、尺寸(或厚度、深度，等等)、雜質摻雜濃度。
在由根據本發明之該實施例之製造方法形成的該半導體裝置中，因為該第三隔離層39C佈置在該第一井32與該第二井33彼此接觸之該邊界區域中，所以可實質上阻止應力集中於該第一井32與該第二井33彼此接觸之該邊界區域。
此外，藉由在該第一井32與該第二井33彼此接觸之該邊界區域中佈置該第三隔離層39C，可減小該第一井32與該第二井33彼此接觸之該界面之面積且可藉由該第三隔離層39C分離該單元間接面。以此方式，可改良該第一井32與該第二井33之間之崩潰電壓特性及洩漏電流特性。
此外，藉由在該第一井32與該第二井33彼此接觸之該邊界區域中佈置該第三隔離層39C，可容易執行該矽化物製程，因為該第一井32與該第二井33彼此接觸之該邊界區域係不暴露的。
此外，藉由在相鄰於該第三隔離層39C之該第一井及該第二井之該等表面上提供該等井標記，可進一步改良該第一井及該第二井之電特性。
雖然已參考各種實施例描述本發明，熟習此項技術者應瞭解在不背離申請專利範圍定義的本發明之精神及範圍情況下，可做出各種變化及變更。
11．．．基板
12．．．第一井
13．．．第二井
14．．．硬遮罩圖案
15．．．第一穿渠
16．．．第二穿渠
16A．．．深度增加的第二穿渠
17．．．犧牲圖案
18．．．絕緣層
18A．．．第一隔離層
19．．．絕緣層
19A．．．第二隔離層
20．．．光阻圖案
31．．．基板
32．．．第一井
33．．．第二井
34．．．硬遮罩圖案
34A．．．第一氧化物層
34B．．．氮化物層
34C．．．第二氧化物層
35．．．第一穿渠
36．．．第二穿渠
36A．．．深度增加的第二穿渠
37．．．第三穿渠
37A．．．深度增加的第三穿渠
38．．．犧牲圖案
39．．．絕緣層
39A．．．第一隔離層
39B．．．第二隔離層
39C．．．第三隔離層
40．．．第一井標記
41．．．第二井標記
42．．．閘極介電層
43．．．閘極電極
44．．．間隔
45．．．高濃度雜質區域
46．．．低濃度雜誌區域
47．．．接面區域
48．．．閘極介電層
49．．．閘極電極
50．．．間隔
51．．．高濃度雜質區域
52．．．低濃度雜誌區域
53．．．接面區域
B1．．．第一底面
B2．．．第二底面
CD1．．．臨界尺寸
CD2．．．臨界尺寸
CD3．．．臨界尺寸
S1，S2．．．深度
W1，W2．．．深度
圖1A至圖1E係繪示用於製造一習知半導體裝置之方法之橫截面圖。
圖2係繪示根據本發明之一實施例之一半導體裝置之一橫截面圖。
圖3A至圖3G係繪示用於製造根據本發明之一實施例之一半導體裝置之方法之一橫截面圖。
31．．．基板
32．．．第一井
33．．．第二井
35．．．第一穿渠
36A．．．深度增加的第二穿渠
37A．．．深度增加的第三穿渠
39A．．．第一隔離層
39B．．．第二隔離層
39C．．．第三隔離層
40．．．第一井標記
41．．．第二井標記
42．．．閘極介電層
43．．．閘極電極
44．．．間隔
45．．．高濃度雜質區域
46．．．低濃度雜誌區域
47．．．接面區域
48．．．閘極介電層
49．．．閘極電極
50．．．間隔
51．．．高濃度雜質區域
52．．．低濃度雜誌區域
53．．．接面區域
B1．．．第一底面
B2．．．第二底面
CD1-CD3．．．臨界尺寸
S1，S2．．．深度
W1，W2．．．深度

Claims (18)

  1. 一種半導體裝置，其包括：一在一基板中之第一井；一在該基板中之第二井，該第二井包含一雜質摻雜濃度，其不同於該第一井之一雜質摻雜濃度；一在該第一井中之第一隔離層；一在該第二井中之第二隔離層，該第二隔離層包含一結構，其不同於該第一隔離層之一結構；以及一在一邊界區域中之第三隔離層，該第一井與該第二井於該邊界區域中彼此接觸，該第三隔離層包含該第一隔離層之該結構以及該第二隔離層之該結構之一組合。
  2. 如請求項1之半導體裝置，其中該基板具有一低電壓區域及一高電壓區域，該第一井佈置在該低電壓區域中，且該第二井佈置在該高電壓區域中。
  3. 如請求項1之半導體裝置，其中該第一井之雜質摻雜濃度高於該第二井之雜質摻雜濃度。
  4. 如請求項1之半導體裝置，其中該第一隔離層之深度小於該第二隔離層之深度，且該第三隔離層具有該第一隔離層之深度及該第二隔離層之深度。
  5. 如請求項4之半導體裝置，其中該第一隔離層與該第二隔離層彼此接觸之一界面與該第一井與該第二井彼此接觸之一界面對準。
  6. 一種用於製造一半導體裝置之方法，其包括：在一基板上形成具有不同雜質摻雜濃度之一第一井及 一第二井；藉由蝕刻該第一井與該第二井彼此接觸之一邊界區域之該基板而形成一穿渠；形成覆蓋該穿渠之底面之一部分之一犧牲圖案；藉由將該犧牲圖案用作為一蝕刻障壁而蝕刻該穿渠之暴露的底面；移除該犧牲圖案；及用一絕緣材料填充該穿渠以形成具有相對於該基板之一頂面之兩個不同深度之一隔離層。
  7. 如請求項6之方法，其中該基板具有一低電壓區域及一高電壓區域，該第一井佈置在該低電壓區域中，且該第二井佈置在該高電壓區域中。
  8. 如請求項6之方法，其中該第一井之雜質摻雜濃度高於該第二井之雜質摻雜濃度。
  9. 如請求項6之方法，其中該隔離層具有一第一底面及低於該第一底面之一第二底面，且該第一底面與該第二底面彼此接觸之一界面與該第一井與該第二井彼此接觸之一界面對準。
  10. 一種用於製造一半導體裝置之方法，其包括：在一基板上形成具有不同雜質摻雜濃度之一第一井及一第二井；選擇性蝕刻該基板以分別在該第一井及該第二井中形成一第一穿渠及一第二穿渠，且在該第一井與該第二井彼此接觸之一邊界區域中形成一第三穿渠； 形成填充該第一穿渠且覆蓋該第三穿渠之底面之一部分之一犧牲圖案；藉由將該犧牲圖案用作為一蝕刻障壁而蝕刻該第二穿渠之底面及該第三穿渠之暴露的底面；移除該犧牲圖案；及用一絕緣材料填充該第一穿渠、該第二穿渠及該第三穿渠以分別在該第一井及該第二井中形成一第一隔離層及一第二隔離層，且在該第一井與該第二井彼此接觸之該邊界區域中形成一第三隔離層，該第三隔離層具有相對於該基板之一頂面之兩個不同深度。
  11. 如請求項10之方法，其中該基板具有一低電壓區域及一高電壓區域，該第一井佈置在該低電壓區域中，且該第二井佈置在該高電壓區域中。
  12. 如請求項10之方法，其中該第一井之雜質摻雜濃度高於該第二井之雜質摻雜濃度。
  13. 如請求項10之方法，其中該第三隔離層包含具有實質上等於該第一隔離層之該底面之高度之一高度之一第一底面及具有實質上等於該第二隔離層之該底面之高度之一高度之一第二底面。
  14. 如請求項13之方法，其中該第一底面與該第二底面彼此接觸之一界面與該第一井與該第二井彼此接觸之一界面對準。
  15. 如請求項10之方法，其進一步包括在形成該第一井及該第二井之後，在該基板上形成一硬遮罩圖案以便形成該 第一穿渠、該第二穿渠及該第三穿渠。
  16. 如請求項15之方法，其中該硬遮罩圖案具有循序堆疊一層第一氧化物層、一層氮化物層及一層第二氧化物層之一結構。
  17. 一種用於製造一半導體裝置之方法，其包括：在一基板上循序沈積一第一絕緣層、一第二絕緣層及一第三絕緣層，且藉由蝕刻第一穿渠、第二穿渠及第三穿渠直到暴露該基板而形成一硬遮罩圖案；藉由將該硬遮罩圖案用作為一蝕刻障壁來蝕刻該基板而形成一穿渠；形成覆蓋該穿渠之底面之一部分及該穿渠之一側之一犧牲圖案；將該犧牲圖案用作為一蝕刻障壁來蝕刻該穿渠之暴露的底面；移除該犧牲圖案；及用一絕緣材料填充該穿渠以形成具有相對於該基板之一頂面之兩個不同深度之一隔離層。
  18. 一種半導體裝置，其包括：一第一導電類型基板；一第二導電類型之一第一井，該第一井係在該基板上；該第二導電類型之一第二井，該第二井係在該基板上且包含一雜質摻雜濃度，其低於該第一井之一雜質摻雜濃度； 一在該第一井中之第一隔離層，該第一隔離層包含一第一結構以及一第一深度；一在該第二井中之第二隔離層，該第二隔離層包含一第二結構以及一第二深度，該第一結構係不同於該第二結構，且該第二深度大於該第一深度；及一第三隔離層，其係在該第一井與該第二井彼此接觸之一邊界區域中，該第三隔離層包含該第一隔離層之該第一結構以及該第二隔離層之該第二結構之一組合。
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