CN102237358B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。该半导体器件包括：形成在基板中并具有不同掺杂浓度的第一阱和第二阱；分别形成在第一阱和第二阱中且具有不同深度的第一隔离层和第二隔离层；以及第三隔离层，其形成在第一阱和第二阱彼此接触的边界区域中，并且具有第一隔离层和第二隔离层的组合类型。

Description

半导体器件及其制造方法
技术领域
本发明的示例性实施方式涉及半导体器件的制造技术，更具体而言，涉及一种包括隔离层的半导体器件及其制造方法。
背景技术
半导体器件包括多个结构，例如多个晶体管。各个晶体管具有不同的工作电压。即，通过将多个高压晶体管和多个低压晶体管集成到单个芯片或裸片而制造半导体器件。
同时，半导体器件需要对具有不同工作电压的晶体管进行电气隔离的隔离层。根据晶体管的工作电压，隔离层具有不同的形状，即，临界尺寸和/或深度。一般地，将多个高压晶体管彼此隔离开的隔离层的临界尺寸和深度大于将多个低压晶体管隔离开的隔离层的临界尺寸和深度。
图1A至1E是例示了制造半导体器件的常规方法的剖面图。
参照图1A，基板11具有要形成高压晶体管的高压区域和要形成低压晶体管的低压区域。低压晶体管是工作电压比高压晶体管低的晶体管。通过将杂质离子分别注入到基板11的低压区域和高压区域来形成第一阱12和第二阱13。
在基板11上形成硬掩模图案14，且通过使用硬掩模图案14作为蚀刻阻剂(barrier)来蚀刻基板11在高压区域和低压区域中形成多个沟槽(trench)。此后，在低压区域中形成的沟槽将被称为第一沟槽15，在高压区域中形成的沟槽将被描述为第二沟槽16。
参照图1B，形成牺牲图案17以覆盖高压区域且暴露低压区域。在基板11上沉积绝缘层18以填充第一沟槽15。
参照图1C，通过执行平坦化工艺(planarization process)直到硬掩模图案14的顶面露出，在低压区域中形成第一隔离层18A。去除牺牲图案17从而露出高压区域的沟槽，即第二沟槽16。
另外，使用硬掩模图案14作为蚀刻阻剂来蚀刻高压区域的第二沟槽16的底面，由此增加第二沟槽16的深度。此后，深度增加的第二沟槽16将用标号“16A”来表示。
参照图1D，在基板11上沉积绝缘层19以完全填充第二沟槽16A。
为了消除在低压区域中形成的第一隔离层18A导致的绝缘层19的高度差异，形成光刻胶图案20以覆盖高压区域。通过局部蚀刻在低压区域中形成的绝缘层19来减小绝缘层19在高压区域与低压区域之间的高度差异。然后去除光刻胶图案20。
参照图1E，通过执行平坦化工艺直到硬掩模14的顶面露出，在高压区域中形成第二隔离层19A，并去除硬掩模图案14。
通过上述工艺制造的半导体器件具有这种结构：第一隔离层18A布置在第一阱12与第二阱13彼此接触的边界区域的一边，而第二隔离层19A布置在其另一边。因此，应力集中在第一阱12与第二阱13彼此接触的边界区域中(见图1E的符号“A”)。尤其是，因为第一和第二隔离层18A和19A与第一和第二阱12和13彼此接触的边界区域之间的间隙窄，所以应力进一步集中。应力的集中劣化了将通过后续工艺在第一和第二阱12和13中制造的半导体器件的特性。
而且，因为第一阱12和第二阱13在第一和第二隔离层18A和19A之间彼此接触，所以高压区域和低压区域之间的工作电压的差异劣化了阱间击穿电压特性和漏电流特性。为了改善阱间击穿电压特性和漏电流特性，必须增大与第一和第二阱12和13彼此接触的边界区域相邻的第一和第二隔离层18A和19A之间的间隙。然而，如果第一和第二隔离层18A和19A之间的间隙增大，半导体器件的集成度就会降低。
此外，因为第一阱12和第二阱13在它们的接触区域中的表面处于露出状态，所以当执行硅化工艺时会发生阱间电气短路。因此，需要额外的工艺来大体上防止阱间电气短路。
发明内容
本发明的一个实施方式涉及一种能够通过高压区域和低压区域彼此接触的边界区域中的隔离层而大体防止应力的集中的半导体器件，以及该半导体器件的制造方法。
本发明的另一实施方式涉及一种包括隔离层的半导体器件以及该半导体器件的制造方法，该隔离层能够改善阱间电压特性和漏电流特性。
根据本发明的一个实施方式，一种半导体器件包括：形成在基板中并具有不同掺杂浓度的第一阱和第二阱；分别形成在第一阱和第二阱中的第一隔离层和第二隔离层，其中第一隔离层和第二隔离层属于不同的类型；以及第三隔离层，其形成在第一阱和第二阱彼此接触的边界区域中，并且是通过第一隔离层类型和第二隔离层类型的组合而形成的。
所述基板可以具有低压区域和高压区域，第一阱可以布置在低压区域中，第二阱可以布置在高压区域中。第一阱的掺杂浓度可以高于第二阱的掺杂浓度。
第一隔离层的深度可以小于第二隔离层的深度。
第三隔离层可以具有第一底面和比第一底面低的第二底面。第一底面的高度可以大体等于第一隔离层的底面的高度，第二底面的高度可以大体等于第二隔离层的底面的高度。第一底面和第二底面彼此接触的界面可以对准第一阱和第二阱彼此接触的界面。
根据本发明的另一实施方式，一种制造半导体器件的方法包括以下步骤：在基板上形成具有不同掺杂浓度的第一阱和第二阱；通过蚀刻第一阱和第二阱彼此接触的边界区域的基板来形成沟槽；形成覆盖所述沟槽的底面的一部分的牺牲图案；使用所述牺牲图案作为蚀刻阻剂来蚀刻所述沟槽的露出的底面；去除所述牺牲图案；以及用绝缘材料填充所述沟槽以形成相对于基板的顶面具有两个不同深度的隔离层。
所述基板可以具有低压区域和高压区域，第一阱可以布置在低压区域中，第二阱可以布置在高压区域中。第一阱的掺杂浓度可以高于第二阱的掺杂浓度。
所述隔离层可以具有第一底面和比第一底面低的第二底面，并且第一底面和第二底面彼此接触的界面可以对准第一阱和第二阱彼此接触的界面。
根据本发明的又一实施方式，一种制造半导体器件的方法包括以下步骤：在基板上形成具有不同掺杂浓度的第一阱和第二阱；对基板进行选择性蚀刻以分别在第一阱和第二阱中形成第一沟槽和第二沟槽，并在第一阱和第二阱彼此接触的边界区域中形成第三沟槽；形成填充第一沟槽并覆盖第三沟槽的底面的一部分的牺牲图案；使用所述牺牲图案作为蚀刻阻剂来蚀刻第二沟槽的底面和第三沟槽的露出的底面；去除所述牺牲图案；以及用绝缘材料填充第一沟道、第二沟槽和第三沟槽以分别在第一阱和第二阱中形成第一隔离层和第二隔离层，并在第一阱和第二阱彼此接触的边界区域中形成第三隔离层，该第三隔离层相对于基板的顶面具有两个不同的深度。
所述基板可以具有低压区域和高压区域，第一阱可以布置在低压区域中，第二阱可以布置在高压区域中。第一阱的掺杂浓度可以高于第二阱的掺杂浓度。
第三隔离层可以具有第一底面和第二底面，该第一底面的高度大体等于第一隔离层的底面的高度，该第二底面的高度大体等于第二隔离层的底面的高度。第一底面和第二底面彼此接触的界面可以对准第一阱和第二阱彼此接触的界面。
在形成第一阱和第二阱之后，该方法还可以包括以下步骤：在所述基板上形成硬掩模图案以形成第一沟槽、第二沟槽和第三沟槽。所述硬掩模图案可以具有第一氧化物层、氮化物层以及第二氧化物层依次堆叠的结构。第二氧化物层可以通过LPCVD工艺来沉积且可以形成为约100nm到约300nm范围内的厚度。
根据本发明的另一实施方式，一种制造半导体器件的方法包括以下步骤：在基板上依次沉积第一绝缘层、第二绝缘层和第三绝缘层，并通过蚀刻第一沟槽、第二沟槽和第三沟槽直到所述基板露出，来形成硬掩模图案；通过使用所述硬掩模图案作为蚀刻阻剂蚀刻所述基板来形成沟槽；形成覆盖所述沟槽的底面的一部分以及所述沟槽的一面(one side)的牺牲图案；使用所述牺牲图案作为蚀刻阻剂来蚀刻所述沟槽的露出的底面；去除所述牺牲图案；以及用绝缘材料填充所述沟槽以形成相对于所述基板的顶面具有两个不同深度的隔离层。
根据本发明的再一实施方式，一种半导体器件包括：第一导电类型的基板；布置在所述基板上的第二导电类型的第一阱；布置在所述基板上且掺杂浓度比第一阱低的第二导电类型的第二阱；布置在第一阱中的第一隔离层；布置在第二阱中且深度比第一隔离层大的第二隔离层；以及布置在第一阱和第二阱彼此接触的边界区域中且具有第一隔离层和第二隔离层相组合的结构的第三隔离层。
附图说明
图1A至1E是例示了制造常规半导体器件的方法的剖面图。
图2是例示了根据本发明实施方式的半导体器件的剖面图。
图3A至3G是例示了根据本发明实施方式的制造半导体器件的方法的剖面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施方式。不过，本发明可以以不同形式实施且不应理解为限于此处提出的实施方式。相反，提供这些实施方式是为了使公开将更透彻和完整，向本领域技术人员完全传达本发明的范围。贯穿本公开说明，在各个附图和本发明的实施方式中，相同的标号表示相同的部件。
附图不必按比例绘制且在一些情形中，比例可以放大以清晰地说明实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，它不仅表示第一层直接形成在第二层或基板上的情况，还表示在第一层和第二层或基板之间存在第三层的情况。
本发明的实施方式涉及一种半导体器件以及该半导体器件的制造方法，该半导体器件通过高压区域和低压区域彼此接触的边界区域中的隔离层能够大体防止了应力集中且改善了阱间击穿电压特性和漏电流特性。
一般地，在半导体器件包括具有不同工作电压的多个晶体管的情况下，根据工作电压而具有不同深度和临界尺寸的隔离层由浅沟槽隔离(STI)和深沟槽隔离(DTI)的组合来构成。然而，因为通过DTI工艺形成的隔离层不能改变隔离层的临界尺寸，所以在半导体器件的设计上存在很多限制。而且，因为STI工艺和DIT工艺不能同时执行，所以要花费很多工艺时间。
为了解决这些问题，本发明的实施方式涉及一种包括隔离层的半导体器件以及该半导体器件的制造方法，该隔离层根据不同的工作电压，具有STI和DTI的组合或STI和中等沟槽隔离(MTI)的组合。
图2是例示了根据本发明实施方式的半导体器件的剖面图。
参照图2，根据本发明实施方式的半导体器件包括具有低压区域和高压区域的基板31、分别形成在基板31的低压区域和高压区域中的第一阱32和第二阱33、形成在第一阱32中且具有STI结构的第一隔离层39A、形成在第二阱33中且具有MTI结构的第二隔离层39B，以及形成在第一阱32和第二阱33彼此接触的边界区域中且具有第一隔离层39A和第二隔离层39B的组合类型的第三隔离层39C。低压区域可以具有约0.5V至约8V范围内的工作电压，高压区域可以具有约9V至100V范围内的工作电压。
第一阱32和第二阱33可以具有相同的导电类型或互补的导电类型。举一个例子，当第一阱32是N型时，第二阱33可以是N型或P型。当第二阱33是N型时，第一阱32可以是N型或P型。
第一阱32的掺杂浓度可以高于第二阱33的掺杂浓度。作为参考，为了确保击穿电压，用于形成高压半导体器件的阱被形成为掺杂浓度比用于形成低压半导体器件的阱要低。举一个例子，第一阱32可以具有约1×1017atoms/cm3至约1×1018atoms/cm3范围内的掺杂浓度，第二阱33可以具有约1×1016atoms/cm3至1×1017atoms/cm3范围内的掺杂浓度。即，第一阱32的掺杂浓度比第二阱33的掺杂浓度高1个量级。掺杂浓度可以根据离子剂量和退火条件而改变。
第一阱32的深度W1可以小于第二阱33的深度W2。例如，第一阱32可以具有约2μm至3μm范围内的深度W1，第二阱33可以具有约3μm至约7μm范围内的深度W2。第二阱33比第一阱32深的原因在于在用于形成第二阱33的杂质离子注入工艺之后要以高温执行退火以扩散注入的杂质。
形成在第二阱33中且具有MTI结构的第二隔离层39B的深度S2可以大于形成在第一阱32中且具有STI结构的第一隔离层39A的深度S1(S2＞S2)。即，第二隔离层39B的底面低于第一隔离层39A的底面。而且，第二隔离层39B的临界尺寸CD2可以大于第一隔离层39A的临界尺寸CD1(CD1＜CD2)。例如，具有STI结构的第一隔离层39A可以具有约0.3μm至约0.5μm范围内的深度S1，具有MIT结构的第二隔离层39B可以具有约0.7μm至2μm范围内的深度S2。第一隔离层39A可以具有约0.15μm至约0.4μm范围内的临界尺寸CD1，第二隔离层39B可以具有约0.3μm至约0.8μm范围内的临界尺寸CD2。
形成在第一阱32和第二阱33彼此接触的边界区域中的第三隔离层39C用于通过该隔离层大体上防止应力集中在第一阱32和第二阱33彼此接触的边界区域中，还用于将形成在第二阱33中的半导体器件与形成在第一阱32中的半导体器件隔离开。此外，第三隔离层39C还用于改善第一阱32和第二阱33之间的击穿电压特性和漏电流特性，还用于促进硅化工艺。
第三隔离层39C可以具有第一底面B1和比第一底面B1低的第二底面B2。即，第三隔离层39C可以为
Figure BSA00000318687100071
状，相对于基板31的顶面具有两个不同的深度。第三隔离层39C的第一底面B1可以具有大体等于第一隔离层39A的底面的高度，第三隔离层39C的第二底面B2可以具有大体等于第二隔离层39B的底面的高度。结果，第三隔离层39C可以认为是第一隔离层39A和第二隔离层39B的组合。第三隔离层的第一底面B1和第二底面B2彼此接触的界面可以最大程度地对准第一阱32和第二阱33彼此接触的界面。第一阱32和第二阱33彼此接触的界面可以与第三隔离层39C的第一底面B1或第二底面B2接触。因为第三隔离层39C的第一底面B1和第二底面B2彼此接触的界面对准了第一阱32和第二阱33彼此接触的界面，所以容易调节第三隔离层39C与第一和第二阱32和33之间的应力平衡。
在具有上述构造的半导体器件中，因为第三隔离层39C布置在第一阱32和第二阱33彼此接触的边界区域中，所以第一阱32和第二阱33彼此接触的界面的面积可以减小，且单元间(inter-cell)结可以通过第三隔离层39分离。这样，就可以改善第一阱32和第二阱33之间的击穿电压特性和漏电流特性。
另外，通过在第一阱32和第二阱33彼此接触的边界区域中布置第三隔离层39C，容易执行硅化工艺，因为第一阱32和第二阱33彼此接触的边界区域并不暴露。
而且，通过在第一阱32和第二阱33彼此接触的边界区域中布置第三隔离层39C，可以大体防止应力集中在第一阱32和第二阱33彼此接触的边界区域中。
同时，即使第一隔离层39A或第二隔离层39B形成在第一阱32和第二阱33彼此接触的边界区域中，也可以大体防止应力集中在第一阱32和第二阱33彼此接触的边界区域中。
然而，在第一隔离层39A形成在第一阱32和第二阱33彼此接触的边界区域中的情况下，隔离层的深度不够。因而，在形成于第二阱33中的半导体器件和形成于第一阱32中的半导体器件之间会发生干扰现象。另外，因为第二阱33的掺杂浓度比第一阱32的掺杂浓度低，第一阱32和第二阱33的接触所产生的耗尽区朝向第二阱33扩展，导致第二阱33的击穿电压减小。
相反，如果第二隔离层39B形成在第一阱32和第二阱33彼此接触的边界区域中，则源于第一隔离层39A的应力变得不同于源于第二隔离层39B的应力，这是因为第一隔离层39A和第二隔离层39B在第一阱32中的深度彼此不同。因而，第一阱32内发生了应力不平衡，从而导致形成在第一阱32中的半导体器件的工作特性的劣化。
因此，就像在本发明的实施方式中那样，具有第一隔离层39A和第二隔离层39B的组合类型的第三隔离层39C可以布置在第一阱32和第二阱33彼此接触的边界区域中。
而且，根据本发明的实施方式的半导体器件还包括形成在第一阱32的位于第一隔离层39A和第二隔离层39B之间的表面上的第一阱扣(welltab)40、形成在第二阱33的位于第二隔离层39B和第三隔离层39C之间的表面上的第二阱扣41以及形成在低压区域和高压区域中的晶体管。
第一阱扣40和第二阱扣41用于减小第一阱32和第二阱33的电阻，并用于向第一阱32和第二阱33施加偏置电压或接地电压。第一阱扣40和第二阱扣41的导电类型可以与第一阱32和第二阱33的相同，而掺杂浓度可以比第一阱32和第二阱33的高。
形成在低压区域和高压区域中的晶体管包括形成在阱中的栅极电介质层42和48、形成在栅极电介质层42和48上的栅极43和49、形成在栅极43和49的两个侧壁上的间隔物44和50，以及分别形成在栅极43和49的两边的阱中的结区域47和53。形成在低压区域中的栅极电介质层42的厚度可以小于形成在高压区域中的栅极电介质层48的厚度。例如，形成在低压区域中的栅极电介质层42可以具有约15至约200
Figure BSA00000318687100092
范围内的厚度，形成在高压区域中的栅极电介质层48可以具有约200
Figure BSA00000318687100093
至约1000范围内的厚度。结区域47和53可以具有包括高浓度杂质区域45和51以及低浓度杂质区域46和52的轻掺杂漏极(LDD)结构。
形成在低压区域中的栅极电介质层43、间隔物44和结区域47可以具有与形成在高压区域中的栅极电介质层49、间隔物50和结区域53不同的材料、尺寸(或厚度、深度等)、掺杂浓度。
图3A至3G是例示了根据本发明实施方式的制造半导体器件的方法的剖面图。
参照图3A，制备具有低压区域和高压区域的基板31。低压区域可以是要形成低压半导体器件(例如晶体管)的区域，高压区域可以是要形成高压半导体器件的区域。高压半导体器件是工作电压比低压半导体器件高的器件。例如，低压区域可以是要形成工作电压为约0.5V至约8V范围内的晶体管的区域，高压区域可以是要形成工作电压为约9V至约100V范围内的晶体管的区域。
硅基板可以用作基板31，且可以使用掺杂了P型或N型杂质的硅基板。
杂质离子被注入到基板31中以分别在低压区域和高压区域中形成第一阱32和第二阱33。第一阱32的掺杂浓度可以高于第二阱33的掺杂浓度。这是因为低压半导体器件形成在第一阱32所形成在的低压区域中，而不是在第二阱33所形成在的高压区域中。作为参考，为了确保击穿电压，用于形成高压半导体器件的阱被形成为掺杂浓度比用于形成低压半导体器件的阱要低。举个例子，第一阱32可以具有约1×1017atoms/cm3至约1×1018atoms/cm3范围的掺杂浓度，第二阱33可以具有约1×1016atoms/cm3至约1×1017atoms/cm3范围的掺杂浓度。即，第一阱32的掺杂浓度比第二阱33的掺杂浓度高1个量级。掺杂浓度可以根据离子剂量和退火条件而改变。
为了增大高压区域的第二阱33中的结击穿电压，可以进一步形成漂移区域(drift region)。漂移区域被形成为具有高于第二阱33的掺杂浓度。
而且，相对于基板31的顶面，第二阱33的深度可以小于第一阱32的深度。例如，第一阱32具有约2μm至约3μm范围的深度，第二阱33可以具有约3μm至约7μm范围的深度W2。第一阱32和第二阱33的深度可以通过离子注入能量或者退火工艺来调节。
第一阱32和第二阱33可以具有相同的导电类型或互补的导电类型。举个例子，当第一阱32是N型时，第二阱33可以是N型或P型。当第二阱33是N型时，第一阱32可以是N型或P型。
下面更详细地描述形成第一阱32和第二阱33的方法。
首先，执行杂质离子注入工艺以形成深度比第一阱32大的第二阱33。执行驱进(drive-in)退火工艺以扩散注入在基板31中的杂质离子。在约1,100℃至约1,200℃范围的温度下执行退火工艺。这样，通过高温退火工艺注入的杂质离子就在基板下方扩散由此形成了第二阱33。
执行杂质离子注入工艺以形成第一阱32。并不执行用于第一阱32的额外退火工艺，而使用后续工艺之间执行的退火工艺来激活第一阱32。
在形成第二阱33之后执行用于形成第一阱32的杂质离子注入工艺以避免在高温下执行的驱进退火工艺所导致的扩散。如果在用于形成第一阱32和第二阱33的杂质离子注入工艺之后执行了高温退火工艺，则阱32的深度通过高温退火工艺而增大。结果，第一阱32的深度变得不同于目标深度。如果没有执行高温驱进退火工艺，则第一阱32和第二阱33的形成顺序可以根据半导体器件的形成条件而改变。
另外，可以在形成具有MTI结构的隔离层之后形成第一阱32。即，在形成第二阱33之后，可以形成隔离层然后形成第一阱32。另选地，可以在形成隔离层之后形成第一阱32和第二阱33。在执行了高温驱进退火工艺的情况下，在形成第二阱33之后执行用于形成第一阱32的离子注入工艺。为方便起见，在该实施方式中，假设在形成第一阱32和第二阱33之后形成具有STI结构和MIT结构的隔离层。
为了形成用于器件隔离的沟槽，在基板31上形成硬掩模图案34。硬掩模图案34可以包括选自氧化物层、氮化物层、氮氧化物层、含碳层及其堆叠层所构成的组中的一层。
例如，硬掩模图案34是通过依次堆叠第一氧化物层34A、氮化物层34B和第二氧化物层34C而形成的堆叠层。第二氧化物层34C保护氮化物层34B且在随后执行的初次蚀刻工艺和二次蚀刻工艺中用作硬掩模。下面描述形成硬掩模图案34的方法。依次在基板31上形成第一氧化物层34A、氮化物层34B和第二氧化物层34C。第一氧化物层34A是在750℃或更高温度下形成的高温热氧化物层且被形成为具有约10nm至约30nm范围的厚度。氮化物层34B和第二氧化物层34C是使用低压化学气相沉积(LPCVD)工艺形成的。氮化物层34B被形成为具有约80nm至约250nm范围的厚度。第二氧化物层34C被形成为具有约100nm至约300nm范围的厚度。在第二氧化物层34C上沉积用于减反涂层的BARC材料和光刻胶层，且通过曝光工艺和显影工艺对BARC材料和光刻胶层进行构图。使用经构图的BARC材料和光刻胶层作为掩模来依次蚀刻第二氧化物层34C、氮化物层34B和第一氧化物层34A，由此形成露出基板31的硬掩模图案34。形成硬掩模图案34之后，通过灰化工艺或剥离工艺去除BARC材料和光刻胶层。
参照图3B，通过使用硬掩模图案34作为蚀刻阻剂来执行初次蚀刻工艺将基板31蚀刻到预定深度，由此分别在第一阱32和第二阱33中形成第一沟槽35和第二沟槽36，并在第一阱32和第二阱33彼此接触的边界区域中形成具有第一沟槽35和第二沟槽36的组合类型的第三沟槽37。此时，第二沟槽36的临界尺寸可以大于第一沟槽35的临界尺寸。第三沟槽37的深度大体等于第一和第二沟槽35和36的深度。第三沟槽37的临界尺寸大体等于第一和第二沟槽35和36的临界尺寸之和。
通过初次蚀刻工艺形成的第一至第三沟槽35、36和37被形成为具有要在低压区域中形成的半导体器件所需的STI结构的隔离层的深度。
参照图3C，在基板31上形成牺牲图案38。牺牲图案38可以覆盖低压区域而露出高压区域，或者可以覆盖第一阱32而露出第二阱33。即，形成填充了第一沟槽35且覆盖了第三沟槽37的底面的一部分的牺牲图案38。使用光刻胶(PR)层来形成牺牲图案38。i-线光刻胶被用作光刻胶层，且光刻胶层被沉积到约1μm至约2μm范围的厚度。
在使用光刻胶层来形成牺牲图案38的情况下，光刻胶层沉积在基板31上方并填充第一至第三沟槽35、36和37且覆盖硬掩模图案34的顶面，然后通过包括使用限定了第一阱32的掩模或限定了低压区域的掩模的曝光工艺和显影工艺在内的一系列工艺来形成牺牲图案38。
在这种情况下，牺牲图案38的接触第三沟槽37的底面的侧壁可以对准第一阱32和第二阱33彼此接触的界面。然而，可以允许相对于第一阱32和第二阱33彼此接触的界面的±0.3μm的失准。
参照图3D，执行二次蚀刻工艺以通过使用牺牲图案38和硬掩模图案34作为蚀刻阻剂来蚀刻基板31。具体而言，通过使用牺牲图案38和硬掩模图案34作为蚀刻阻剂来蚀刻第二沟槽36的底面，第二沟槽36的深度增大了。与此同时，通过蚀刻第三沟槽37的通过牺牲图案38露出的底面，第三沟槽37的一部分的深度增大了。此后，深度增大的第二沟槽36和第三沟槽37将分别使用标号“36A”和“37A”来表示。
在形成深度增大的第二沟槽36A和第三沟槽37A的同时，硬掩模图案34的第二氧化物层34C被蚀刻气体部分损坏。此时，第二氧化物层34C的损坏程度根据第二氧化物层34C与基板31之间的蚀刻选择性而变化。
深度通过二次蚀刻工艺得到增大的第二和第三沟槽36A和37A被形成为具有将在高压区域中形成的半导体器件所需的MTI结构的隔离层的深度。
使用灰化工艺去除牺牲图案38。
同时，在去除牺牲图案38之后，可以根据后续工艺的条件来去除硬掩模图案34的第二氧化物层34C。例如，在用绝缘材料填充第一至第三沟槽35、36A和37A之前在第一至第三沟槽35、36A和37A上沉积衬垫氮化物(liner nitride)层的情况下，可以去除硬掩模图案34的第二氧化物层34C。具体而言，如果在不去除第二氧化物层34C的状态下执行后续工艺，则在第一氧化物层34A、氮化物层34B、第二氧化物层34C和衬垫氮化物层上形成填充第一至第三沟槽35、36A和37A的绝缘材料。因而，CMP工艺过程中在第二氧化物层34C中发生了CMP停止因而难以去除氮化物层34B。因此，在去除牺牲图案38之后在第一至第三沟槽35、36A和37A上形成衬垫氮化物层的情况下，可以去除作为硬掩模图案34的顶面的第二氧化物层34C。在这种情况下，可以通过湿法蚀刻工艺或干法蚀刻工艺去除第二氧化物层34C。在不形成衬垫氮化物层的工艺中，可以不去除作为硬掩模图案34的顶面的第二氧化物层34C。该实施方式是不去除第二氧化物层34C的实施方式。
参照图3E，在基板31上方沉积绝缘层39使之完全填充第一至第三沟槽35、36A和37A。此时，按照在绝缘层39内不产生空隙的方式来沉积绝缘层39是十分重要的。高密度等离子体(HDP)氧化物层被广泛地使用。尽管绝缘层39的沉积厚度依赖于第一至第三沟槽35、36A和37A的蚀刻深度，但是绝缘层39被沉积为约1μm至约3μm范围的厚度。
同时，在沉积绝缘层39之前，在第一至第三沟槽35、36A和37A上沉积侧壁氧化物层和衬垫氮化物层以减小应力。衬垫氮化物层设置在基板31(例如硅基板)和HDP氧化物层之间，用于减小基板31和HDP氧化物层之间产生的应力。
在根据本发明实施方式的制造半导体器件的方法中，在形成具有相应区域所需深度的第一至第三沟槽35、36A和37A之后，通过一次沉积工艺形成填充第一至第三沟槽35、36A和37A的绝缘层39。因而，不像多次填充工艺那样，可以简化制造工艺。另外，因为通过一次沉积工艺形成了填充第一至第三沟槽35、36A和37A的绝缘层39，所以可以最小化相应区域之间的高度差异。即，可以省略用于去除高度差异的额外蚀刻工艺。
在有些情况下，可以执行用于消除绝缘层39的顶面的高度差异的蚀刻工艺。例如，在沉积HDP氧化物层以填充第一至第三沟槽35、36A和37A之后，在约900℃至约1,100℃的温度下执行高温退火处理。然后，通过使用缓冲氧化蚀刻剂(BOE)蚀刻HDP氧化物层的表面约1分钟至约10分钟使得沉积的HDP氧化物层具有平缓的倾斜角度，可以减小高度差异。
参照图3F，对绝缘层39进行平坦化直到硬掩模图案34的顶面露出，由此形成埋入第一沟槽35中的第一隔离层39A、埋入第二沟槽36A中的第二隔离层39B以及埋入第三沟槽37A中的第三隔离层39C。
通过上述工艺在第一阱32和第二阱33彼此接触的边界区域中形成的第三隔离层39C用于大体防止应力集中在第一阱32和第二阱33彼此接触的边界区域中，还用于将形成在第二阱33中的半导体器件与形成在第一阱32中的半导体器件分离开。第三隔离层39C具有高度大体等于第一隔离层39A的底面高度的第一底面B1以及高度大体等于第二隔离层39B的底面高度的第二底面B2。因此，第三隔离层39C可以被认为是第一隔离层39A和第二隔离层39B的组合。
去除硬掩模图案34。因此，完成了形成隔离层的工艺。
参照图3G，在第一阱32的位于第一隔离层39A和第二隔离层39B之间的表面上形成第一阱扣40，在第二阱33的位于第二隔离层39B和第三隔离层39C之间的表面上形成第二阱扣41。第一阱扣40和第二阱扣41用于减小第一阱32和第二阱33的电阻，并用于向第一阱32和第二阱33施加偏置电压或接地电压。第一阱扣40和第二阱扣41可以具有与第一阱32和第二阱33相同的导电类型，并且可以具有比第一阱32和第二阱33高的掺杂浓度。
分别在低压区域和高压区域中形成晶体管。形成在低压区域和高压区域中的晶体管包括形成在阱上的栅极电介质层42和48、形成在栅极电介质层42和48上的栅电极43和49、形成在栅电极43和49的两个侧壁上的间隔物44和50，以及分别形成在栅电极43和49的两边的阱中的结区域47和53。
形成在低压区域中的栅极电介质层42的厚度小于形成在高压区域中的栅极电介质层48的厚度。例如，形成在低压区域中的栅极电介质层42可以具有约15
Figure BSA00000318687100151
至约200
Figure BSA00000318687100152
范围的厚度，而形成在高压区域中的栅极电介质层48可以具有约200
Figure BSA00000318687100153
至约1000
Figure BSA00000318687100154
的厚度。
结区域47和53可以具有包括高浓度杂质区域45和51以及低浓度杂质区域46和52的轻掺杂漏极(LDD)结构。
形成在低压区域中的栅极电介质层43、间隔物44和结区域47可以具有与形成在高压区域中的栅极电介质层49、间隔物50和结区域53不同的材料、尺寸(或厚度、深度等)、掺杂浓度。
在通过根据本发明实施方式的制造方法而形成的半导体器件中，因为在第一阱32和第二阱33彼此接触的边界区域中布置了第三隔离层39C，所以可以大体防止应力集中在第一阱32和第二阱33彼此接触的边界区域中。
另外，通过在第一阱32和第二阱33彼此接触的边界区域中布置第三绝缘层39C，第一阱32和第二阱33彼此接触的界面的面积可以减小且单元间结可以通过第三隔离层39C而分离。这样，就可以改善第一阱32和第二阱33之间的击穿电压特性和漏电流特性。
而且，通过在第一阱32和第二阱33彼此接触的边界区域中布置第三隔离层39C，容易执行硅化工艺，因为第一阱32和第二阱33彼此接触的边界区域并不暴露。
而且，通过在与第三隔离层39C相邻的第一和第二阱的表面上设置阱扣，可以进一步改善第一阱和第二阱的电气特性。
尽管参考特定实施方式描述了本发明，但是对于本领域技术人员而言很明显，可以做出各种变化和调整，而不偏离下面权利要求限定的本发明的精神或范围。
本申请要求2010年4月21日提交的韩国专利申请No.10-2010-0036710的优先权，此处以引证的方式并入其全部内容，就像在此进行了完整阐述一样。

Claims (6)

1.一种半导体器件，该半导体器件包括：
基板中的第一阱；
所述基板中的第二阱，所述第二阱包括与所述第一阱的掺杂浓度不同的掺杂浓度；
所述第一阱中的第一隔离层；
所述第二阱中的第二隔离层，所述第二隔离层包括与所述第一隔离层的结构不同的结构；以及
第三隔离层，其位于所述第一阱和所述第二阱接触的边界区域中，所述第三隔离层包括所述第一隔离层的结构和所述第二隔离层的结构的组合。
2.根据权利要求1所述的半导体器件，其中，所述基板具有低压区域和高压区域，第一阱布置在该低压区域中，第二阱布置在该高压区域中。
3.根据权利要求1所述的半导体器件，其中，第一阱的掺杂浓度高于第二阱的掺杂浓度。
4.根据权利要求1所述的半导体器件，其中，第一隔离层的深度小于第二隔离层的深度，并且第三隔离层具有第一隔离层的深度和第二隔离层的深度。
5.根据权利要求4所述的半导体器件，其中，第一隔离层和第二隔离层彼此接触的界面对准第一阱和第二阱彼此接触的界面。
6.一种半导体器件，该半导体器件包括：
第一导电类型的基板；
第二导电类型的第一阱，所述第一阱位于所述基板上；
第二导电类型的第二阱，所述第二阱位于所述基板上且包括比所述第一阱低的掺杂浓度低的掺杂浓度；
所述第一阱中的第一隔离层，所述第一隔离层包括第一结构和第一深度；
所述第二阱中的第二隔离层，所述第二隔离层包括第二结构和第二深度，所述第二结构与所述第一结构不同，并且所述第二深度大于所述第一深度；以及
第三隔离层，其位于所述第一阱和所述第二阱接触的边界区域中，所述第三隔离层包括所述第一隔离层的结构和所述第二隔离层的结构的组合。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269609B2 (en) 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
JP2014038952A (ja) * 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法
FR3007198B1 (fr) * 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
US20150206789A1 (en) * 2014-01-17 2015-07-23 Nanya Technology Corporation Method of modifying polysilicon layer through nitrogen incorporation for isolation structure
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
CN105244350A (zh) * 2014-07-11 2016-01-13 联咏科技股份有限公司 驱动装置的集成电路及其制作方法
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US9362287B2 (en) * 2014-11-12 2016-06-07 Cypress Semiconductor Corporation Semiconductor device and method for manufacturing the same
CN106158629B (zh) * 2015-03-23 2019-03-19 北大方正集团有限公司 Mosfet器件的制作方法
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
KR102373816B1 (ko) 2015-08-06 2022-03-15 삼성전자주식회사 반도체 소자
US9680010B1 (en) 2016-02-04 2017-06-13 United Microelectronics Corp. High voltage device and method of fabricating the same
US9972678B2 (en) * 2016-10-06 2018-05-15 United Microelectronics Corp. Semiconductor device and method of forming the same
CN107958871B (zh) * 2016-10-17 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
JP2018073971A (ja) * 2016-10-28 2018-05-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019165094A (ja) * 2018-03-19 2019-09-26 株式会社東芝 半導体装置
CN108987334A (zh) * 2018-09-25 2018-12-11 长江存储科技有限责任公司 一种半导体器件
CN111211090B (zh) * 2019-12-11 2020-11-13 合肥晶合集成电路有限公司 沟槽制作方法及半导体隔离结构制作方法
CN113644048B (zh) * 2020-04-27 2023-12-22 联华电子股份有限公司 半导体元件及其制造方法
US11404305B1 (en) * 2021-03-23 2022-08-02 United Microelectronics Corp. Manufacturing method of isolation structures for semiconductor devices
KR102386143B1 (ko) * 2021-04-15 2022-04-12 주식회사 키파운드리 디스플레이 드라이버 반도체 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741273A (zh) * 2004-08-12 2006-03-01 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
TWI277199B (en) * 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4579512B2 (ja) * 2003-07-15 2010-11-10 セイコーエプソン株式会社 半導体装置およびその製造方法
KR20050015889A (ko) 2003-08-14 2005-02-21 삼성전자주식회사 문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법
KR100567333B1 (ko) 2003-08-22 2006-04-04 동부아남반도체 주식회사 반도체 소자의 제조 방법
DE10345346B4 (de) * 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
DE102004003084B3 (de) * 2004-01-21 2005-10-06 Infineon Technologies Ag Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
US7271083B2 (en) * 2004-07-22 2007-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. One-transistor random access memory technology compatible with metal gate process
KR100562153B1 (ko) * 2004-07-23 2006-03-17 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP4947931B2 (ja) 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
US20060043522A1 (en) * 2004-08-24 2006-03-02 Trivedi Jigish D Dual depth trench isolation
KR100632068B1 (ko) 2005-08-02 2006-10-04 동부일렉트로닉스 주식회사 반도체 소자의 모스 트랜지스터 제조 방법
JP4791799B2 (ja) * 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
CN100461375C (zh) * 2005-12-05 2009-02-11 中芯国际集成电路制造(上海)有限公司 制造用于闪存半导体器件的隔离结构的方法
KR20080060575A (ko) 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성방법
US20080160707A1 (en) * 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating sesmiconductor device
US8072035B2 (en) * 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
KR100966957B1 (ko) * 2008-02-22 2010-06-30 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR20090126849A (ko) * 2008-06-05 2009-12-09 주식회사 동부하이텍 반도체 소자 및 이를 위한 ｓｔｉ 형성 방법
KR101717548B1 (ko) * 2010-04-09 2017-03-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN102916024B (zh) * 2012-10-08 2015-12-02 上海华力微电子有限公司 一种形成双深度隔离沟槽的方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741273A (zh) * 2004-08-12 2006-03-01 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法

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