KR100966957B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 소자 분리 영역에는 제1 트렌치가 형성되고, 활성 영역에는 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계; 상기 소자 분리 영역과 상기 활성 영역의 경계상에 상기 제1 도전막 및 상기 제1 트렌치의 일부를 노출시키는 식각 마스크를 이용한 식각 공정으로 상기 제1 도전막 및 상기 터널 절연막을 패터닝하여 상기 활성 영역의 폭을 감소시키고, 상기 제1 트렌치를 포함한 상기 반도체 기판을 식각하여 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치와 상기 제1 도전막 사이를 채우는 소자 분리막을 형성하는 단계; 및 일측면이 상기 소자 분리막과 일부 중첩되도록 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.
쉬프트 마스크, 커플링 비, 비대칭

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method thereof}
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 패터닝하면서 트렌치를 동시에 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 자기정렬 쉘로우 트렌치 아이솔레이션(Self Align-STI) 및 자기정렬 플로팅 게이트(Self Align-Floating Gate) 형성 방법이 적용되고 있다.
종래에는 자기정렬 플로팅 게이트 형성 방법을 적용하면서 활성 영역(active area)과 플로팅 게이트의 임계 치수(Critical Dimension; CD)를 동일하게 진행하고 있다. 이로 인하여, 패턴 피치(pattern pitch)의 1/2 정도 수준의 활성 영역과 소자 분리 영역(field area)으로 분리되는데, 고집적화된 소자의 경우 지나치게 작아진 트렌치 영역의 갭 필(gap fill)이 어려워 7~8단계의 공정을 거치는 복잡한 공정으로 소자 분리막을 형성하게 되었다.
또한, 활성 영역의 CD가 작아지면서 플로팅 게이트의 크기를 확장할 방법이 없어지므로 셀의 커플링 비(Coupling Ratio) 확보 문제도 크게 부각되었다. 그러나, 현재 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조를 갖는 유전체막의 두께 수준은 한계에 도달한 상태로서, 셀의 커플링 비 확보를 위한 새로운 대안이 필요한 실정이다.
본 발명은 쉬프트 마스크(Shift Mask)를 이용한 식각 공정으로 터널 절연막이 형성되는 활성 영역의 면적을 감소시켜 상대적으로 터널 절연막에 대한 플로팅 게이트의 면적을 증가시킴으로써, 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자는, 반도체 기판에 형성되며 저면에 단차를 갖는 트렌치, 반도체 기판의 활성 영역에 형성된 터널 절연막, 터널 절연막 상에 형성된 제1 도전막, 트렌치 및 제1 도전막 사이를 채우는 소자 분리막 및 제1 도전막 상에 일측면이 소자 분리막과 일부 중첩되어 형성된 제2 도전막을 포함한다.
상기에서, 트렌치 영역이 터널 절연막이 형성된 활성 영역보다 큰 폭을 갖는다. 제2 도전막은 트렌치의 단차가 낮은 쪽으로 중첩된다. 제2 도전막의 1/10 내지 9/10에 해당하는 폭만큼이 소자 분리막과 중첩된다.
제1 및 제2 도전막은 "ㄱ"자 형태의 플로팅 게이트가 된다. 제1 및 제2 도전막은 폴리실리콘으로 형성된다. 소자 분리막은 고밀도플라즈마(High Density Plasma; HDP) 산화막으로 형성된다.
소자 분리막 및 제2 도전막 상에 형성된 유전체막 및 유전체막 상에 형성된 제3 도전막을 더 포함한다.
또한, 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 소자 분리 영역에는 제1 트렌치가 형성되고, 활성 영역에는 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 소자 분리 영역과 활성 영역의 경계상에 제1 도전막 및 제1 트렌치의 일부를 노출시키는 식각 마스크를 이용한 식각 공정으로 제1 도전막 및 터널 절연막을 패터닝하여 활성 영역의 폭을 감소시키고, 제1 트렌치를 포함한 반도체 기판을 식각하여 제1 트렌치보다 깊은 제2 트렌치를 형성하는 단계, 제1 및 제2 트렌치와 제1 도전막 사이를 채우는 소자 분리막을 형성하는 단계 및 일측면이 소자 분리막과 일부 중첩되도록 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기에서, 식각 마스크는 소자 분리 영역 쪽으로 10 내지 90% 쉬프트되어 형성된다. 제2 트렌치 형성 후, 제1 및 제2 트렌치 영역은 감소된 활성 영역의 폭만큼 확장된 폭을 갖는다.
제1 트렌치는 목표 폭보다 작은 폭으로 형성된다. 제1 트렌치는 목표 깊이보다 얕은 깊이로 형성된다.
제2 트렌치 형성 후, 제1 및 제2 트렌치 영역의 일측면이 계단식의 단차를 갖는다. 제2 도전막은 제1 및 제2 트렌치 영역 내에서 단차가 낮은 쪽으로 중첩된다. 제2 도전막의 1/10 내지 9/10에 해당하는 폭만큼이 소자 분리막과 중첩된다.
제1 및 제2 도전막은 "ㄱ"자 형태의 플로팅 게이트로 형성된다. 제1 및 제2 도전막은 폴리실리콘으로 형성된다. 소자 분리막은 HDP 산화막으로 형성된다.
소자 분리막 및 상기 제2 도전막 상에 유전체막을 형성하는 단계 및 유전체막 상에 제3 도전막을 형성하는 단계를 더욱 수행한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 활성 영역의 면적은 감소시키고, 플로팅 게이트는 종전의 폭을 그대로 사용하게 되므로 상대적으로 터널 절연막에 대한 플로팅 게이트의 면적을 증가시킴으로써, 셀의 커플링 비(Coupling Ratio)를 충분히 확보하여 셀의 동작 속도를 개선할 수 있다.
둘째, 쉬프트 마스크(Shift Mask)를 통해 소자 분리 영역의 폭을 넓게 확보하여 고집적화된 소자의 제조에 있어서도 기존의 트렌치 갭 필(gap-fill) 기술을 그대로 적용할 수 있으므로 획기적으로 공정을 단순화하고, 제조 원가를 절감할 수 있다.
셋째, 복잡한 추가 마스크 제작이 아니라 쉬프트 마스크를 이용하게 되므로 안정적으로 원하는 패턴을 정의할 수 있다.
넷째, 이중 구조의 폴리실리콘막으로 플로팅 게이트를 형성하게 되면 하부층의 폴리실리콘막의 그레인 사이즈(grain size)가 단일층의 폴리실리콘막으로 플로팅 게이트를 구성할 때보다 작아져서 싸이클링(cycling) 특성이 개선되는 효과가 있다.
다섯째, 하부 폴리실리콘막 상의 마스크의 구성 여하에 따라 다양한 형태의 플로팅 게이트 프로파일(profile)이 확보될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 제1 도전막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 소자 분리 마스크(112)는 버퍼 산화막(106), 식각 정지막(108) 및 하드 마스크막(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크막(110)은 질화물, 산화물 또는 아모퍼스 카본(amorphous carbon)을 이용한 단일막 또는 이들의 적층막으로 형성할 수 있다. 식각 정지막(108)은 실리콘 질화막(Si3N4), 실리콘 산화질화막(SiON) 등과 같은 질화물 계열의 물질로 형성할 수 있다. 하드 마스크막(110)과 식각 정지막(108)은 후속한 제1 및 제2 트렌치(미도시) 형성을 위한 식각 과정에서 제1 도전막(104)을 보호하기 위하여 충분한 두께로 증착하여 형성하는 것이 바람직하다.
제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막(polysilicon layer), 금속층 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다. 제1 도전막(104)을 폴리실리콘막으로 형성할 경우에는 언도프트(undoped) 폴리실리콘막으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다.
도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 패터닝된 소자 분리 마스크(112)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다.
그런 다음, 노출된 소자 분리 영역의 반도체 기판(100)을 식각하여 제1 트렌치(114)를 형성한다. 이때, 제1 트렌치(114)는 최종적으로 형성하고자 하는 목표 폭(width)보다 작고, 반도체 기판(100) 표면으로부터의 깊이(depth)가 목표 깊이보 다 얕도록 형성한다. 이렇게, 제1 트렌치(114)는 자기정렬 쉘로우 트렌치 아이솔레이션(Self Align-Shallow Trench Isolation; SA-STI) 공정으로 형성하는 것이 바람직하다. 한편, 제1 트렌치(114)를 형성하기 위한 식각 과정에서 하드 마스크막 패턴(110)의 일부가 함께 식각될 수 있다.
도 1c를 참조하면, 활성 영역과 소자 분리 영역의 경계상에 제1 트렌치(114)의 일부와 소자 분리 마스크 패턴(112)의 표면 일부를 노출시키는 식각 마스크(116)를 형성한다. 이하, 식각 마스크(116)는 쉬프트 마스크(Shift Mask)로 칭하기로 한다.
쉬프트 마스크(116)는 후속한 제2 트렌치를 형성하기 위한 것으로, 소자 분리 영역 쪽으로 10 내지 90% 범위에서 쉬프트하여 형성하며, 바람직하게는 소자 분리 영역 쪽으로 50% 내지 90% 범위에서 쉬프트하여 형성한다.
이때, 쉬프트 마스크(116)를 50% 이내로 쉬프트하게 되면 후속 형성될 목표 트렌치(미도시)의 폭은 넓어지는 반면 제1 도전막 패턴(104)과 터널 절연막(102)의 손실이 덜해지기 때문에 셀의 커플링 비(Coupling Ratio) 측면에서 상대적으로 부족하고, 50% 내지 90% 범위에서 쉬프트하게 되면 활성 영역의 면적이 그만큼 작아지기 때문에 셀 커플링 비 측면에서 더 유리해진다. 따라서, 원하는 셀의 커플링 비 확보를 위해 쉬프트 범위 내에서 쉬프트 마스크(116)를 형성하는 것이 바람직하다. 도면에서는 설명의 편의를 위하여 소자 분리 영역 쪽으로 50% 쉬프트된 쉬프트 마스크(116)를 도시하여 설명하기로 한다.
한편, 쉬프트 마스크(116)는 포토레지스트 패턴이 이용될 수 있으며, 이 경 우 제1 트렌치(114)를 포함한 소자 분리 마스크 패턴(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정으로 패터닝하여 형성한다.
도 1d를 참조하면, 쉬프트 마스크(도 1c의 116)를 이용한 식각 공정으로 소자 분리 마스크 패턴(112), 제1 도전막 패턴(104), 터널 절연막(102) 및 제1 트렌치(114)를 포함한 반도체 기판(100)을 식각한다. 그 결과, 쉬프트 마스크(도 1c의 116)가 형성되지 않은 영역의 노출된 소자 분리 마스크 패턴(112), 제1 도전막 패턴(104) 및 터널 절연막(102)이 식각되어 활성 영역의 폭이 감소된다.
일반적으로, 셀의 커플링 비(Coupling Ratio)는 터널 절연막과 게이트 층간절연막의 정전 용량(capacitance)의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현된다. 따라서, 활성 영역의 폭이 감소될 경우 터널 절연막(102)의 면적이 감소되므로 터널 절연막(102)의 정전 용량을 감소시켜 전반적으로 셀의 커플링 비를 증가시키는 효과를 가져오게 된다.
또한, 터널 절연막(102) 하부에 노출된 반도체 기판(100)과 제1 트렌치(114) 저면에 노출된 반도체 기판(100)이 식각되어 제1 트렌치(114)의 일측면에 제1 트렌치(114) 보다 깊이가 깊은 제2 트렌치(118)가 형성된다. 이때, 제2 트렌치(118)는 형성하고자 하는 목표 트렌치의 깊이까지 식각을 실시하여 형성한다. 이를 위하여, 제2 트렌치(118) 형성 시에는 충분한 두께의 하드 마스크막(110) 및 식각 정지막(108)을 사용하여 제2 트렌치(118)의 깊이를 충분히 확보할 수 있는 식각 차단막을 구성하는 것이 요구된다. 이렇게 형성된 제2 트렌치(118)는 쉬프트 마스크(도 1c의 116)의 쉬프트되는 정도에 따라 제1 트렌치(114)의 폭보다 작거나 큰 폭으로 형성될 수 있다.
이로써, 제1 트렌치(114) 및 제2 트렌치(118) 영역으로 이루어지는 목표 트렌치(120)가 형성된다. 이러한 목표 트렌치(120)는 일측면이 계단식의 단차를 갖도록 형성됨에 따라 좌·우가 비대칭(asymmetry)으로 형성되면서 감소된 활성 영역의 폭만큼 확장된 폭을 갖는다. 따라서, 목표 트렌치(120)의 종횡비(Aspect Ratio)를 증가시켜 후속한 공정에서 소자 분리막 형성 시 목표 트렌치(120)의 갭 필(gap fill) 특성을 향상시킬 수 있다.
이처럼, 쉬프트 마스크(도 1c의 116)를 이용하여 활성 영역의 폭은 감소시키고, 소자 분리 영역의 폭을 증가시키는 방법은 복잡한 추가 마스크 제작을 요하지 않으므로 안정적으로 원하는 패턴을 정의(define)할 수 있는 장점을 갖는다.
한편, 쉬프트 마스크(도 1c의 116) 및 하드 마스크막 패턴(도 1c의 110)은 쉬프트 마스크(도 1c의 116)가 형성되지 않은 영역의 노출된 소자 분리 마스크 패턴(112), 제1 도전막 패턴(104), 터널 절연막(102)의 식각 과정과 제2 트렌치(118) 형성을 위한 식각 과정에서 일부가 함께 식각되어 제거될 수 있다. 쉬프트 마스크(도 1c의 116)가 잔류될 경우에는 식각 공정으로 제거할 수 있다.
도 1e를 참조하면, 목표 트렌치(120)가 채워지도록 목표 트렌치(120)를 포함한 전체 구조 상부에 절연막(미도시)을 증착한 후 식각 정지막(108)이 노출되는 시점까지 절연막의 식각 공정을 실시한다.
여기서, 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 방식의 화학 기상증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 HDP 산화막으로 형성한다. 이 경우, 도 1d에서와 같이 종횡비가 증가된 목표 트렌치(120)를 갭 필하게 되므로, HDP-CVD 방식과 같은 기존의 트렌치 갭 필 방법을 이용하더라도 보이드(void) 없이 목표 트렌치(120)를 용이하게 갭 필 할 수 있다. 따라서, 고집적화된 소자의 제조에 있어서도 기존의 트렌치 갭 필 기술을 그대로 적용할 수 있으므로 획기적으로 공정을 단순화하고, 제조 원가를 절감할 수 있다.
그리고, 절연막의 식각 공정은 평탄화 식각 공정으로 실시할 수 있으며, 평탄화 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 소자 분리 영역의 목표 트렌치(120) 내부에만 절연막이 잔류되어 소자 분리막(122)이 형성된다.
이후, 식각 정지막 패턴(도 1d의 108)을 제거한다. 식각 정지막 패턴(도 1d의 108) 제거 공정은 120~150℃ 고온의 인산(H3PO4) 용액을 사용하여 실시하며, 이를 통해 식각 정지막 패턴(도 1d의 108)을 선택적으로 제거한다. 이로써, 소자 분리막(122)이 제1 도전막 패턴(104)의 상부 표면보다 돌출된다.
그런 다음, 소자 분리막(122)의 돌출부(미도시)를 제거하기 위하여 소자 분리막(122)의 식각 공정을 실시한다. 여기서, 식각 공정은 BOE(Buffered Oxide Etchant) 또는 희석된 불산(Diluted HF; DHF)을 이용하여 실시할 수 있다. 한편, 소자 분리막(122)의 돌출부를 식각하는 과정에서 버퍼 산화막 패턴(106)이 함께 식각되어 제거될 수 있다. 이로써, 제1 도전막 패턴(104)의 표면이 노출된다.
반면에, 소자 분리막(122)의 높이를 낮추기 위한 식각 공정을 실시한 후 식각 정지막 패턴(도 1d의 108) 제거 공정을 실시할 수도 있으며, 이 경우 식각 정지막 패턴(도 1d의 108)을 제거하는 과정에서 버퍼 산화막 패턴(도 1d의 106)이 함께 식각되어 제거될 수 있다. 버퍼 산화막 패턴(도 1d의 106)이 잔류될 경우 BOE를 이용한 식각 공정으로 제거할 수 있다.
도 1f를 참조하면, 제1 도전막 패턴(104) 및 소자 분리막(122) 상에 도전 물질을 증착하여 제2 도전막(124)을 형성한다. 제2 도전막(124)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다. 제2 도전막(124)을 폴리실리콘막으로 형성할 경우에는 도프트(doped) 폴리실리콘막으로 형성한다.
도 1g를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 제2 도전막(124)을 패터닝하여 제1 도전막 패턴(104) 상에 일측면이 소자 분리막(122)과 일부 중첩되는 제2 도전막 패턴(124)을 형성한다. 이때, 제2 도전막 패턴(124)는 제1 및 제2 트렌치(114, 118) 영역으로 이루어진 목표 트렌치(120) 영역 내에서 단차가 낮은 쪽으로 중첩되도록 형성한다.
특히, 제2 도전막 패턴(124)은 제1 트렌치(114) 형성 시의 폭(즉, 종전의 플로팅 게이트와 동일한 폭)을 갖도록 형성하여 상대적으로 터널 절연막(102)에 대해 이후에 형성될 플로팅 게이트의 면적을 증가시키도록 한다. 그 결과, 제2 도전막 패턴(124)의 1/10 내지 9/10에 해당하는 폭만큼이 소자 분리막(122)과 중첩된다.
도 1h를 참조하면, 소자 분리막(122)을 포함한 제2 도전막 패턴(124) 상에 유전체막(126) 및 제3 도전막(미도시)을 순차적으로 형성한다. 유전체막(126)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성할 수 있다. 제3 도전막은 플래시 메모리 소자의 컨트롤 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다.
이후, 마스크(미도시)를 이용한 통상적인 식각 공정을 실시하여 제3 도전막, 유전체막(126), 제2 도전막 패턴(124) 및 제1 도전막 패턴(104)을 소자 분리막(122)과 교차하는 방향(즉, 워드라인 방향)으로 패터닝한다. 이로써, 제1 도전막 패턴(104) 및 제2 도전막 패턴(124)으로 이루어지는 "ㄱ"자 형태의 플로팅 게이트(128)가 형성되고, 제3 도전막 패턴으로 이루어지는 컨트롤 게이트(130)가 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에서는 쉬프트 마스크(도 1c의 116)를 이용한 식각 공정으로 터널 절연막(102)이 형성된 활성 영역의 면적을 감소시켜 상대적으로 터널 절연막(102)에 대한 플로팅 게이트(128)의 면적을 증가시킴으로써, 셀의 커플링 비(Coupling Ratio)를 충분히 확보하여 셀의 동작 속도를 개선할 수 있다.
또한, 본 발명의 일 실시예에서는 이중 구조의 폴리실리콘막으로 플로팅 게이트(128)를 형성하는데, 이 경우 제1 도전막 패턴(104)의 그레인 사이즈(grain size)가 단일층의 폴리실리콘막으로 플로팅 게이트를 구성할 때보다 작아져서 싸이클링(cycling) 특성이 개선되는 효과가 있다. 이는 폴리실리콘막의 두께가 얇을수 록 그레인 사이즈가 작게 형성되는 원리를 이용하여 제1 도전막 패턴(104)의 그레인 사이즈를 최소화해서 각 셀마다 터널 절연막 패턴(102) 상에 규칙적으로 분포되는 그레인 바운더리(grain boundary)를 형성함에 따라 균일하고 신뢰성 있는 셀(cell) 제조가 가능하기 때문이다.
더욱이, 본 발명의 일 실시예에 따르면, 제1 도전막 패턴(104) 상의 마스크의 구성 여하에 따라 다양한 형태의 플로팅 게이트 프로파일(profile)이 확보될 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 버퍼 산화막
108 : 식각 정지막 110 : 하드 마스크막
112 : 소자 분리 마스크 114 : 제1 트렌치
116 : 식각 마스크 118 : 제2 트렌치
120 : 목표 트렌치 122 : 소자 분리막
124 : 제2 도전막 126 : 유전체막
128 : 플로팅 게이트 130 : 컨트롤 게이트

Claims (20)

  1. 반도체 기판의 소자분리 영역에 형성되며 저면의 양측 깊이가 비대칭으로 형성된 트렌치;
    상기 반도체 기판의 활성 영역에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 제1 플로팅게이트;
    상기 트렌치 및 상기 제1 플로팅게이트 사이를 채우는 소자 분리막; 및
    상기 제1 플로팅게이트 상에 형성되며, 상기 제1 플로팅게이트의 일측면이 상기 소자 분리막의 일측면과 중첩되어 형성된 제2 플로팅게이트를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소자분리 영역의 폭이 상기 활성 영역의 폭보다 넓은 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제2 플로팅게이트의 일측면은 상기 트렌치의 저면 깊이가 낮은 쪽으로 중첩되어 형성된 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제2 플로팅게이트의 1/10 내지 9/10에 해당하는 폭만큼 상기 소자 분리막과 중첩되어 형성된 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 플로팅게이트는 "ㄱ"자 형태로 형성된 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 플로팅게이트는 폴리실리콘으로 형성된 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 소자 분리막은 HDP 산화막으로 형성되는 플래시 메모리 소자.
  8. 제 1 항에 있어서,
    상기 소자 분리막 및 상기 제2 플로팅게이트 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 컨트롤게이트를 더 포함하는 플래시 메모리 소자.
  9. 소자 분리 영역에는 제1 트렌치가 형성되고, 활성 영역에는 터널 절연막 및 제1 플로팅게이트막이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리 영역과 상기 활성 영역의 경계상에 상기 제1 플로팅게이트막 및 상기 제1 트렌치의 일부를 노출시키는 식각 마스크를 이용한 식각 공정으로 상기 제1 플로팅게이트막 및 상기 터널 절연막을 패터닝하여 상기 활성 영역의 폭을 감소시키고, 상기 제1 트렌치를 포함한 상기 반도체 기판을 식각하여 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치와 상기 제1 플로팅게이트막 사이를 채우는 소자 분리막을 형성하는 단계; 및
    일측면이 상기 소자 분리막과 일부 중첩되도록 상기 제1 플로팅게이트막 상에 제2 플로팅게이트막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 식각 마스크는 상기 소자 분리 영역 쪽으로 10 내지 90% 쉬프트되어 형성되는 플래시 메모리 소자의 제조 방법.
  11. 제 9 항에 있어서, 상기 제2 트렌치 형성 후,
    상기 제1 및 제2 트렌치 영역은 감소된 상기 활성 영역의 폭만큼 확장된 폭을 갖는 플래시 메모리 소자의 제조 방법.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 제1 트렌치의 저면 깊이는 상기 제2 트렌치의 저면 깊이보다 얕게 형성된 플래시 메모리 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 소자 분리막은 상기 제1 및 제2 트렌치에 의해 계단식의 단차를 갖도록 형성된 플래시 메모리 소자의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제2 플로팅게이트막의 일측면은 상기 제1 및 제2 트렌치 영역 내에서 저면 깊이가 낮은 쪽으로 중첩되어 형성된 플래시 메모리 소자의 제조 방법.
  16. 제 9 항에 있어서,
    상기 제2 플로팅게이트막의 1/10 내지 9/10에 해당하는 폭만큼 상기 소자 분리막과 중첩되어 형성된 플래시 메모리 소자의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제1 및 제2 플로팅게이트막은 "ㄱ"자 형태로 형성된 플래시 메모리 소자의 제조 방법.
  18. 제 9 항에 있어서,
    상기 제1 및 제2 플로팅게이트막은 폴리실리콘으로 형성되는 플래시 메모리 소자의 제조 방법.
  19. 제 9 항에 있어서,
    상기 소자 분리막은 HDP 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  20. 제 9 항에 있어서,
    상기 소자 분리막 및 상기 제2 플로팅게이트막 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤게이트막을 형성하는 단계를 더욱 수행하는 플래시 메모리 소자의 제조 방법.
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