JP2009200464A - フラッシュメモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】セルのカップリング比を向上させるフラッシュメモリ素子及びその製造方法を提供すること。
【解決手段】 半導体基板に形成され、底面に段差を有するトレンチ;前記半導体基板の活性領域に形成されたトンネル絶縁膜;前記トンネル絶縁膜上に形成された第1の導電膜;前記トレンチ及び前記第1の導電膜間を満たす素子分離膜;及び前記第1の導電膜上に片面が前記素子分離膜と一部重畳して形成される第2の導電膜を含むフラッシュメモリ素子。
【選択図】図８

Description

本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、セルのカップリング比(Coupling Ratio)を向上させるフラッシュメモリ素子及びその製造方法に関するものである。
半導体素子の高集積化につれて素子分離膜形成工程がさらに困難になっている。これにより、半導体基板にトレンチを形成した後、これを埋め込むSTI(Shallow Trench Isolation)方法を用いて素子分離膜を形成している。一方、STI方法にも様々な方法があるが、そのうち、半導体基板上に積層されたトンネル絶縁膜、ポリシリコン膜及びハードマスク膜をパターニングしながら露出された半導体基板を一定深さエッチングしてトレンチを同時に形成し、トレンチが埋め込まれるように全体構造上に酸化膜を形成するSA-STI(Self Align-STI)及びSA-FG(Self Align-Floating Gate)形成方法が適用されている。
従来は、SA-FG形成方法を適用しながら活性領域(active area)とフローティングゲートの臨界寸法(Critical Dimension; CD)を同一に進めている。これにより、パターンピッチ(pattern pitch)の1/2程度水準の活性領域と素子分離領域(field area)に分離されるが、高集積化された素子の場合、過度に小さくなったトレンチ領域のギャップフィル(gap-fill)が困難になり、7〜8段階の工程を経る複雑な工程で素子分離膜を形成するようになった。
また、活性領域のCDが小さくなりながらフローティングゲートのサイズを拡張する方法がなくなるため、セルのカップリング比(Coupling Ratio)の確保の問題も大きく強調された。しかし、現在、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造を有する誘電体膜の膜厚水準は限界に到達した状態であり、セルのカップリング比の確保のための新たな対案が必要な実情である。
本発明の目的は、シフトマスク(Shift Mask)を用いたエッチング工程でトンネル絶縁膜が形成される活性領域の面積を減少させ、相対的にトンネル絶縁膜に対するフローティングゲートの面積を増加させることにより、セルのカップリング比(Coupling Ratio)を向上させるフラッシュメモリ素子及びその製造方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子は、半導体基板に形成され、底面に段差を有するトレンチ、半導体基板の活性領域に形成されたトンネル絶縁膜、トンネル絶縁膜上に形成された第1の導電膜、トレンチ及び第1の導電膜間を満たす素子分離膜及び第1の導電膜上に片面が素子分離膜と一部重畳して形成された第2の導電膜を含む。
上記において、トレンチが形成された領域がトンネル絶縁膜が形成された活性領域より大きな幅を有する。第2の導電膜はトレンチの段差が低い側に重畳する。第2の導電膜の1/10〜9/10に該当する幅だけ素子分離膜と重畳する。
第1及び第2の導電膜はＬ字状のフローティングゲートとなる。第1及び第2の導電膜は、ポリシリコンで形成される。素子分離膜は、高密度プラズマ(High Density Plasma; HDP)酸化膜で形成される。
素子分離膜及び第2の導電膜上に形成された誘電体膜及び誘電体膜上に形成された第3の導電膜をさらに含む。
また、本発明の一実施例によるフラッシュメモリ素子の製造方法は、素子分離領域には第1のトレンチが形成され、活性領域にはトンネル絶縁膜及び第1の導電膜の積層膜が形成された半導体基板が提供される段階、素子分離領域と活性領域の境界上に第1の導電膜及び第1のトレンチの一部を露出させるエッチングマスクを用いて第1の導電膜及びトンネル絶縁膜をエッチングして活性領域の幅を減少させ、第1のトレンチを含む半導体基板をエッチングして第1のトレンチより深い第2のトレンチを形成する段階、第1及び第2のトレンチと第1の導電膜との間を満たす素子分離膜を形成する段階及び片面が素子分離膜と一部重畳するように第1の導電膜上に第2の導電膜を形成する段階を含む。
上記において、エッチングマスクは素子分離領域側に10〜90％シフトされて形成される。第1及び第2のトレンチが形成された領域は、減少した活性領域の幅だけ拡張された幅を有する。
第1のトレンチは、目標トレンチの幅より小さい幅で形成される。第1のトレンチは目標深さより浅く形成される。
第1及び第2のトレンチが形成された領域の片面が階段式の段差を有する。第2の導電膜は、第1及び第2のトレンチが形成された領域内で段差が低い側に重畳する。第2の導電膜の1/10〜9/10に該当する幅だけ素子分離膜と重畳する。
第1及び第2の導電膜はＬ字状のフローティングゲートで形成される。第1及び第2の導電膜はポリシリコンで形成される。素子分離膜はHDP酸化膜で形成される。
素子分離膜及び上記第2の導電膜上に誘電体膜を形成する段階及び誘電体膜上に第3の導電膜を形成する段階をさらに行う。
本発明は、次のような効果がある。
第1に、活性領域の面積は減少させ、フローティングゲートは従前の幅をそのまま用いるようになるため、相対的にトンネル絶縁膜に対するフローティングゲートの面積を増加させることにより、セルのカップリング比(Coupling Ratio)を十分に確保し、セルの動作速度を改善することができる。
第2に、シフトマスク(Shift Mask)を通じて素子分離領域の幅を広く確保し、高集積化された素子の製造においても既存のトレンチギャップフィル(gap-fill)技術をそのまま適用することができるため、画期的に工程を単純化し、製造原価を節減することができる。
第3に、複雑な追加マスクの製作ではなく、シフトマスクを用いるようになるため、安定的に所望のパターンを定義することができる。
第4に、二重構造のポリシリコン膜でフローティングゲートを形成するようになれば、下部層のポリシリコン膜のグレインサイズ(grain size)が単一層のポリシリコン膜でフローティングゲートを構成する時より小さくなり、サイクリング(cycling)特性が改善される効果がある。
第５に、下部ポリシリコン膜上のマスクの構成如何により多様な形態のフローティングゲートプロファイル(profile)が確保される。
以下、添付した図面を参照し、本発明の一実施例をさらに詳しく説明する。しかし、本発明の実施例は、様々な異なる形態で変形されることができ、本発明の範囲が以下に詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものと解釈されることが好ましい。
図１〜図８は、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための工程断面図である。
図１を参照すれば、半導体基板100上にトンネル絶縁膜102、第1の導電膜104及び素子分離マスク112を順に形成する。素子分離マスク112は、バッファ酸化膜106、エッチング停止膜108及びハードマスク膜110の積層構造で形成することができる。この時、ハードマスク膜110は、窒化物、酸化物またはアモルファスカーボン(amorphous carbon)を用いた単一膜またはこれらの積層膜で形成することができる。エッチング停止膜108は、シリコン窒化膜(Si3N4)、シリコン酸化窒化膜(SiON)などのような窒化物系列の物質で形成することができる。ハードマスク膜110とエッチング停止膜108は、後続の第1及び第2のトレンチ(図示せず)形成のためのエッチング過程で第1の導電膜104を保護するために十分な厚さで蒸着して形成することが好ましい。
第1の導電膜104は、フラッシュメモリ素子のフローティングゲートを形成するためのものであり、ポリシリコン膜(polysilicon layer)、金属層またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第1の導電膜104をポリシリコン膜で形成する場合には、アンドープト(undoped)ポリシリコン膜で形成する。トンネル絶縁膜102は、シリコン酸化膜(SiO2)で形成することができ、この場合、酸化(oxidation)工程で形成することができる。
図２を参照すれば、マスク(図示せず)を用いたエッチング工程で素子分離領域の素子分離マスク112、第1の導電膜104及びトンネル絶縁膜102を順にエッチングして半導体基板100の素子分離領域を露出させる。さらに具体的に説明すれば、次の通りである。素子分離マスク112上にフォトレジストを塗布してフォトレジスト膜(図示せず)を形成し、露光及び現像工程を行って素子分離領域の素子分離マスク112を露出させるフォトレジストパターン(図示せず)を形成する。フォトレジストパターンを用いたエッチング工程で素子分離マスク112の素子分離領域をエッチングする。その後、フォトレジストパターンを除去する。次いで、パターニングされた素子分離マスク112を用いたエッチング工程で第1の導電膜104及びトンネル絶縁膜102をエッチングする。これにより、素子分離領域の半導体基板100が露出される。
その後、露出された素子分離領域の半導体基板100をエッチングして第1のトレンチ114を形成する。この時、第1のトレンチ114は、最終的に形成しようとする目標トレンチの幅(width)より小さく、半導体基板100の表面からの深さ(depth)が目標深さより浅く形成する。このように、第1のトレンチ114は、SA-STI(Self Align-Shallow Trench Isolation)工程で形成することが好ましい。一方、第1のトレンチ114を形成するためのエッチング過程でハードマスク膜110のパターンの一部が共にエッチングされ得る。
図３を参照すれば、活性領域と素子分離領域の境界上に第1のトレンチ114の一部と素子分離マスク112のパターンの表面の一部を露出させるエッチングマスクを形成する。以下、エッチングマスクはシフトマスク116(Shift Mask)と言う。
シフトマスク116は、後続の第2のトレンチを形成するためのものであり、素子分離領域側に10〜90％の範囲でシフトして形成し、望ましくは、素子分離領域側に50％〜90％の範囲でシフトして形成する。
この時、シフトマスク116を50％以内にシフトすれば、後続に形成される目標トレンチ(図示せず)の幅は広くなる反面、第1の導電膜104のパターンとトンネル絶縁膜102の損失が少なくなるため、セルのカップリング比(Coupling Ratio)の側面から相対的に不十分であり、50％〜90％の範囲でシフトすれば、活性領域の面積がそれだけ小さくなるため、セルカップリング比の側面でさらに有利になる。従って、所望のセルのカップリング比の確保のために、シフト範囲内でシフトマスク116を形成することが好ましい。図面では説明の便宜のために、素子分離領域側に50％シフトされたシフトマスク116を示して説明する。
一方、シフトマスク116は、フォトレジストパターンが用いられ、この場合、第1のトレンチ114を含む素子分離マスク112のパターン上にフォトレジストを塗布してフォトレジスト膜(図示せず)を形成し、露光及び現像工程でパターニングして形成する。
図４を参照すれば、シフトマスク(図３の116)を用いたエッチング工程で素子分離マスク112のパターン、第1の導電膜104のパターン、トンネル絶縁膜102及び第1のトレンチ114を含む半導体基板100をエッチングする。その結果、シフトマスク(図３の116)が形成されていない領域の露出された素子分離マスク112のパターン、第1の導電膜104のパターン及びトンネル絶縁膜102がエッチングされて活性領域の幅が減少する。
一般に、セルのカップリング比(Coupling Ratio)は、トンネル絶縁膜とゲート層間絶縁膜の静電容量(capacitance)の和に対するゲート層間絶縁膜の静電容量の比で表される。従って、活性領域の幅が減少する場合、トンネル絶縁膜102の面積が減少するため、トンネル絶縁膜102の静電容量を減少させて全般的にセルのカップリング比率を増加させる効果をもたらす。
また、トンネル絶縁膜102の下部に露出された半導体基板100と第1のトレンチ114の底面に露出された半導体基板100がエッチングされ、第1のトレンチ114の片面に第1のトレンチ114より深さが深い第2のトレンチ118が形成される。この時、第2のトレンチ118は、形成しようとする目標トレンチの深さまでエッチングを行って形成する。このため、第2のトレンチ118の形成時には、充分な厚さのハードマスク膜110及びエッチング停止膜108を用いて第2のトレンチ118の深さを十分に確保するエッチング遮断膜を構成することが要求される。このように形成された第2のトレンチ118は、シフトマスク(図３の116)のシフトされる程度に応じて第1のトレンチ114の幅より小さいか、または大きい幅で形成されることができる。
これにより、第1のトレンチ114及び第2のトレンチ118領域からなる目標トレンチ120が形成される。このような目標トレンチ120は、片面が階段式の段差を有するように形成されることにより、左・右が非対称(asymmetry)で形成されながら減少した活性領域の幅だけ拡張された幅を有する。従って、目標トレンチ120の縦横比(Aspect Ratio)を増加させて後続の工程で素子分離膜形成時に目標トレンチ120のギャップフィル(gap-fill)特性を向上させることができる。
このように、シフトマスク(図３の116)を用いて活性領域の幅は減少させ、素子分離領域の幅を増加させる方法は、複雑な追加マスクの製作を要しないため、安定的に所望のパターンを定義(define)し得る長所を有する。
一方、シフトマスク(図３の116)及びハードマスク膜パターン(図３の110)は、シフトマスク(図３の116)が形成されていない領域の露出された素子分離マスク112のパターン、第1の導電膜104のパターン、トンネル絶縁膜102のエッチング過程と第2のトレンチ118形成のためのエッチング過程で一部が共にエッチングされて除去できる。シフトマスク(図３の116)が残留する場合には、エッチング工程で除去することができる。
図５を参照すれば、目標トレンチ120が満たされるように、目標トレンチ120を含む全体構造の上部に絶縁膜(図示せず)を蒸着した後、エッチング停止膜108が露出される時点まで絶縁膜のエッチング工程を行う。
ここで、絶縁膜は高密度プラズマ(High Density Plasma; HDP)方式の化学気相蒸着(Chemical Vapor Deposition; CVD)方法を用いてHDP酸化膜で形成する。この場合、図４のように縦横比が増加した目標トレンチ120をギャップフィルすることになるため、HDP-CVD方式のような既存のトレンチギャップフィル方法を用いてもボイド(void)なしに目標トレンチ120を容易にギャップフィルすることができる。従って、高集積化された素子の製造においても既存のトレンチギャップフィル技術をそのまま適用することができるため、画期的に工程を単純化し、製造原価を節減することができる。
そして、絶縁膜のエッチング工程は、平坦化エッチング工程で行うことができ、平坦化エッチング工程は、化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程で行うことができる。これにより、素子分離領域の目標トレンチ120内部にのみ絶縁膜が残留して素子分離膜122が形成される。
その後、エッチング停止膜パターン(図４の108)を除去する。エッチング停止膜パターン(図４の108)除去工程は、120〜150℃の高温のリン酸(H3PO4)溶液を用いて行い、これを通じてエッチング停止膜パターン(図４の108)を選択的に除去する。これにより、素子分離膜122が第1の導電膜104のパターンの上部表面より突出する。
その後、素子分離膜122の突出部(図示せず)を除去するために、素子分離膜122のエッチング工程を行う。ここで、エッチング工程は、BOE(Buffered Oxide Etchant)または希釈されたフッ酸(Diluted HF; DHF)を用いて行うことができる。一方、素子分離膜122の突出部をエッチングする過程でバッファ酸化膜106のパターンが共にエッチングされて除去できる。これにより、第1の導電膜104のパターンの表面が露出される。
反面、素子分離膜122の高さを下げるためのエッチング工程を行った後、エッチング停止膜パターン(図４の108)除去工程を行うことができ、この場合、エッチング停止膜パターン(図４の108)を除去する過程でバッファ酸化膜パターン(図４の106)が共にエッチングされて除去されることができる。バッファ酸化膜パターン(図４の106)が残留する場合、 BOEを用いたエッチング工程で除去することができる。
図６を参照すれば、第1の導電膜104のパターン及び素子分離膜122上に導電物質を蒸着して第2の導電膜124を形成する。第2の導電膜124は、フラッシュメモリ素子のフローティングゲートを形成するためのものであり、ポリシリコン膜、金属層またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜124をポリシリコン膜で形成する場合にはドープト(doped)ポリシリコン膜で形成する。
図７を参照すれば、マスク(図示せず)を用いたエッチング工程で第2の導電膜124をパターニングし、第1の導電膜104のパターン上に片面が素子分離膜122と一部重畳する第2の導電膜124のパターンを形成する。この時、第2の導電膜124のパターンは第1のトレンチ114及び第2のトレンチ118領域からなる目標トレンチ120領域内で段差が低い側に重畳するように形成する。
特に、第2の導電膜124のパターンは、第1のトレンチ114形成時の幅(即ち、従前のフローティングゲートと同一の幅)を有するように形成し、相対的にトンネル絶縁膜102に対して後に形成されるフローティングゲートの面積を増加させる。その結果、第2の導電膜124のパターンの1/10〜9/10に該当する幅だけ素子分離膜122と重畳する。
図８を参照すれば、素子分離膜122を含む第2の導電膜124のパターン上に誘電体膜126及び第3の導電膜(図示せず)を順に形成する。誘電体膜126は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide; ONO)の積層膜で形成することができる。第3の導電膜は、フラッシュメモリ素子のコントロールゲートを形成するためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができる。
その後、マスク(図示せず)を用いた通常のエッチング工程を行って第3の導電膜、誘電体膜126、第2の導電膜124のパターン及び第1の導電膜104のパターンを素子分離膜122と交差する方向(即ち、ワードライン方向)にパターニングする。これにより、第1の導電膜104のパターン及び第2の導電膜124のパターンからなるＬ字状のフローティングゲート128が形成され、第3の導電膜のパターンからなるコントロールゲート130が形成される。
上記のように、本発明の一実施例では、シフトマスク(図３の116)を用いたエッチング工程でトンネル絶縁膜102が形成された活性領域の面積を減少させ、相対的にトンネル絶縁膜102に対するフローティングゲート128の面積を増加させることにより、セルのカップリング比(Coupling Ratio)を十分に確保してセルの動作速度を改善することができる。
また、本発明の一実施例では、二重構造のポリシリコン膜でフローティングゲート128を形成するが、この場合、第1の導電膜104のパターンのグレインサイズ(grain size)が単一層のポリシリコン膜でフローティングゲートを構成する時より小さくなり、サイクリング(cycling)特性が改善される効果がある。これは、ポリシリコン膜の膜厚が薄いほどグレインサイズが小さく形成される原理を用いて第1の導電膜104のパターンのグレインサイズを最小化し、各セルごとにトンネル絶縁膜102のパターン上に規則的に分布するグレインバウンダリ(grain boundary)を形成することにより、均一で信頼性のあるセル(cell)製造が可能であるためである。
さらに、本発明の一実施例によれば、第1の導電膜104のパターン上のマスクの構成如何により多様な形態のフローティングゲートプロファイル(profile)が確保されることができる。
本発明は、上記で記述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、セルのカップリング比(Coupling Ratio)を向上させるフラッシュメモリ素子及びその製造方法に利用することができる。
フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。 フラッシュメモリ素子の製造方法を説明するための工程断面図である。
符号の説明
100 …半導体基板
102 …トンネル絶縁膜
104 …第1の導電膜
106 …バッファ酸化膜
108 …エッチング停止膜
110 …ハードマスク膜
112 …素子分離マスク
114 …第1のトレンチ
116 …シフトマスク（エッチングマスク）
118 …第2のトレンチ
120 …目標トレンチ
122 …素子分離膜
124 …第2の導電膜
126 …誘電体膜
128 …フローティングゲート
130 …コントロールゲート

Claims (20)

  1. 半導体基板に形成され、底面に段差を有するトレンチ;
    前記半導体基板の活性領域に形成されたトンネル絶縁膜;
    前記トンネル絶縁膜上に形成された第1の導電膜;
    前記トレンチ及び前記第1の導電膜間を満たす素子分離膜;及び
    前記第1の導電膜上に片面が前記素子分離膜と一部重畳して形成される第2の導電膜を含むフラッシュメモリ素子。
  2. 前記トレンチが形成された領域が前記トンネル絶縁膜が形成された前記活性領域より大きな幅を有する請求項1に記載のフラッシュメモリ素子。
  3. 前記第2の導電膜は、前記トレンチの段差が低い側に重畳する請求項1に記載のフラッシュメモリ素子。
  4. 前記第2の導電膜の1/10〜9/10に該当する幅だけ前記素子分離膜と重畳する請求項1に記載のフラッシュメモリ素子。
  5. 前記第1の導電膜及び前記第2の導電膜は、Ｌ字状のフローティングゲートとなる請求項1に記載のフラッシュメモリ素子。
  6. 前記第1の導電膜及び前記第2の導電膜は、ポリシリコンで形成される請求項1に記載のフラッシュメモリ素子。
  7. 前記素子分離膜は、HDP酸化膜で形成される請求項1に記載のフラッシュメモリ素子。
  8. 前記素子分離膜及び前記第2の導電膜上に形成された誘電体膜;及び
    前記誘電体膜上に形成された第3の導電膜をさらに含む請求項1に記載のフラッシュメモリ素子。
  9. 素子分離領域には第1のトレンチが形成され、活性領域にはトンネル絶縁膜及び第1の導電膜の積層膜が形成された半導体基板が提供される段階;
    前記素子分離領域と前記活性領域の境界上に前記第1の導電膜及び前記第1のトレンチの一部を露出させるエッチングマスクを用いて前記第1の導電膜及び前記トンネル絶縁膜をエッチングして前記活性領域の幅を減少させ、前記第1のトレンチを含む前記半導体基板をエッチングして前記第1のトレンチより深い第2のトレンチを形成する段階;
    前記第1のトレンチ及び前記第2のトレンチと前記第1の導電膜間を満たす素子分離膜を形成する段階;及び
    片面が前記素子分離膜と一部重畳するように前記第1の導電膜上に第2の導電膜を形成する段階を含むフラッシュメモリ素子の製造方法。
  10. 前記エッチングマスクは、前記素子分離領域側に10〜90％シフトされて形成される請求項9に記載のフラッシュメモリ素子の製造方法。
  11. 前記第1のトレンチ及び前記第2のトレンチが形成された領域は、減少した前記活性領域の幅だけ拡張された幅を有する請求項9に記載のフラッシュメモリ素子の製造方法。
  12. 前記第1のトレンチは、目標トレンチの幅より小さい幅で形成される請求項9に記載のフラッシュメモリ素子の製造方法。
  13. 前記第1のトレンチは、目標深さより浅く形成される請求項9に記載のフラッシュメモリ素子の製造方法。
  14. 前記第1のトレンチ及び前記第2のトレンチが形成された領域の片面が階段式の段差を有する請求項9に記載のフラッシュメモリ素子の製造方法。
  15. 前記第2の導電膜は、前記第1のトレンチ及び前記第2のトレンチが形成された領域内で段差が低い側に重畳する請求項9に記載のフラッシュメモリ素子の製造方法。
  16. 前記第2の導電膜の1/10〜9/10に該当する幅だけ前記素子分離膜と重畳する請求項9に記載のフラッシュメモリ素子の製造方法。
  17. 前記第1の導電膜及び前記第2の導電膜はＬ字状のフローティングゲートで形成される請求項15に記載のフラッシュメモリ素子の製造方法。
  18. 前記第1の導電膜及び前記第2の導電膜は、ポリシリコンで形成される請求項9に記載のフラッシュメモリ素子の製造方法。
  19. 前記素子分離膜は、HDP酸化膜で形成される請求項9に記載のフラッシュメモリ素子の製造方法。
  20. 前記素子分離膜及び前記第2の導電膜上に誘電体膜を形成する段階;及び
    前記誘電体膜上に第3の導電膜を形成する段階をさらに行う請求項9に記載のフラッシュメモリ素子の製造方法。
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