KR20110117326A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20110117326A
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Abstract

본 발명은 고전압영역과 저전압영역이 접하는 경계지역에 소자분리막에 의하여 응력이 집중되는 것을 방지하고, 전기적으로 우수한 분리특성을 갖는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성되어 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰; 상기 제1 및 제2웰에 각각 형성되어 서로 다른 깊이를 갖는 제1소자분리막과 제2소자분리막; 및 상기 제1웰과 상기 제2웰이 접하는 경계지역에 형성되어 상기 제1 및 제2소자분리막이 결합된 형태를 갖는 제3소자분리막을 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 제1웰(저전압영역)과 제2웰(고전압영역)이 접하는 경계지역에 제3소자분리막을 배치함으로써, 소자분리막에 의하여 제1웰과 제2웰이 접하는 경계지역에 응력이 집중되는 것을 방지할 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 소자분리막(isolation layer)을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 구조물 예컨대, 트랜지스터들로 구성되며, 각각의 트랜지스터는 서로 다른 동작전압을 갖는다. 즉, 다수의 고전압 트랜지스터와 다수의 저전압 트랜지스터들이 하나의 칩(또는 다이)에 집적되어 반도체 장치가 이루어진다.
한편, 반도체 장치는 서로 다른 동작전압을 갖는 각각의 트랜지스터 사이를 전기적으로 분리시키는 소자분리막(isolation layer)을 필요로하며, 트랜지스터의 동작전압에 따라 서로 다른 형상 즉, 선폭 또는(및) 깊이를 갖는 소자분리막을 필요로한다. 일반적으로 다수의 고전압 트랜지스터 사이를 분리시키는 소자분리막은 다수의 저전압 트랜지스터 사이를 분리시키는 소자분리막보다 큰 선폭 및(또는) 큰 깊이를 필요로한다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 고전압 트랜지스터가 형성되는 고전압영역과 고전압트랜지스터보다 낮은 동작전압을 갖는 저전압 트랜지스터가 형성되는 저전압영역을 갖는 기판(11)의 저전압영역 및 고전압영역에 각각 불순물을 이온주입하여 제1웰(12)과 제2웰(13)을 형성한다.
다음으로, 기판(11) 상에 하드마스크패턴(14)을 형성한 후에 하드마스크패턴(14)을 식각장벽(etch barrier)으로 기판(11)을 식각하여 고전압영역 및 저전압영역에 복수의 트렌치를 형성한다. 이하, 저전압영역에 형성된 트렌치를 '제1트렌치(15)', 고전압영역에 형성된 트렌치를 '제2트렌치(16)'로 표기한다.
도 1b에 도시된 바와 같이, 고전압영역을 덮고, 저전압영역을 노출시키는 희생패턴(17)을 형성한 후에 제1트렌치(15)를 완전히 매립하도록 기판(11) 전면에 절연막(18)을 증착한다.
도 1c에 도시된 바와 같이, 하드마스크패턴(14) 상부면이 노출될때까지 평탄화공정을 실시하여 저전압영역에 제1소자분리막(18A)을 형성한 후에 희생패턴(17)을 제거하여 고전압영역의 트렌치 즉, 제2트렌치(16)를 노출시킨다.
다음으로, 하드마스크패턴(14)을 식각장벽으로 고전압영역의 제2트렌치(16) 저면을 추가적으로 식각하여 제2트렌치(16)의 깊이를 증가시킨다. 이하, 깊이가 증가된 제2트렌치(16)의 도면부호를 '16A'로 변경하여 표기한다.
도 1d에 도시된 바와 같이, 제2트렌치(16A)를 완전히 매립하도록 기판(11) 전면에 절연막(19)을 증착한다.
다음으로, 저전압영역에 기형성된 제1소자분리막(18A)으로 인해 발생된 절연막(19)의 단차를 제거하기 위해 고전압영역을 덮는 감광막패턴(20)을 형성한 후에 저전압영역 상에 형성된 절연막(19)을 일부 식각하여 고전압영역과 저전압영역 사이의 절연막(19) 단차를 완화시킨 다음, 감광막패턴(20)을 제거한다.
도 1e에 도시된 바와 같이, 하드마스크패턴(14)의 상부면이 노출될때까지 평탄화공정을 실시하여 고전압영역에 제2소자분리막(19A)를 형성한 후에 하드마스크패턴(14)을 제거한다.
상술한 공정과정을 통해 형성된 반도체 장치는 제1웰(12)과 제2웰(13)이 접하는 경계면 일측에 제1소자분리막(18A)이 위치하고, 타측에 제2소자분리막(19A)이 위치하는 구조를 갖기 때문에 제1웰(12)과 제2웰(13)이 접하는 경계면에 응력(stress)이 집중되는 문제점이 발생한다(도 1e의 도면부호 'A' 참조). 특히, 제1 및 제2소자분리막(18A, 19A)과 제1웰(12)과 제2웰(13)이 접하는 경계면 사이의 간격이 좁기 때문에 응력이 더욱더 집중되는 문제점이 발생한다. 이러한, 응력집중은 후속 공정을 통해 제1 및 제2웰(12, 13)에 형성될 반도체 장치의 특성을 열화시키는 문제점을 유발한다.
또한, 제1 및 제2소자분리막(18A, 19A) 사이에서 제1웰(12)과 제2웰(13)이 서로 접하기 때문에 고전압영역과 저전압영역의 동작전압 차이에 따른 웰간 내압특성(Breakdown Voltage) 및 누설전류특성(Leakage current)이 열화되는 문제점이 있다. 상술한 웰간 내압특성 및 누설전류특성을 개선하기 위해서는 제1 및 제2웰(12, 13)이 접하는 경계면에 인접한 제1 및 제2소자분리막(18A, 19A) 사이의 간격을 증가시켜야 하나, 제1 및 제2소자분리막(18A, 19A) 사이의 간격을 증가시키면 반도체 장치의 집적도가 열화되는 문제점이 발생한다.
또한, 제1웰(12)과 제2웰(13)이 서로 접하는 영역의 제1웰(12)과 제2웰(13)의 표면이 노출된 상태이기 때문에 실리사이드(silicide) 공정을 진행하면 웰간 전기적쇼트가 발생하므로, 이를 방지하기 위한 별도의 공정을 필요로하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고전압영역과 저전압영역이 접하는 경계지역에 소자분리막에 의하여 응력이 집중되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 웰간 내압특성 및 누설전류특성을 개선할 수 있는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰; 상기 제1 및 제2웰에 각각 형성되어 서로 다른 깊이를 갖는 제1소자분리막과 제2소자분리막; 및 상기 제1웰과 상기 제2웰이 접하는 경계지역에 형성되어 상기 제1 및 제2소자분리막이 결합된 형태를 갖는 제3소자분리막을 포함하는 반도체 장치를 제공한다.
상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 위치하고, 상기 제2웰은 상기 고전압영역에 위치할 수 있다. 그리고, 상기 제1웰의 불순물 도핑농도가 상기 제2웰의 불순물 도핑농도보다 높을 수 있다.
상기 제1소자분리막의 깊이가 상기 제2소자분리막의 깊이보다 작은 것이 바람직하다.
상기 제3소자분리막은 제1저면과 상기 제1저면보다 낮은 제2저면을 가질 수 있으며, 상기 제1저면은 상기 제1소자분리막의 저면과 동일한 높이를 갖고, 상기 제2저면은 상기 제2소자분리막의 저면과 동일한 높이를 가질 수 있다. 그리고, 상기 제1저면과 상기 제2저면에 접하는 경계면은 상기 제1웰과 상기 제2웰이 접하는 경계면과 정렬될 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰을 형성하는 단계; 상기 제1 및 제2웰이 접하는 경계지역의 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저면 일부를 덮는 희생패턴을 형성하는 단계; 상기 희생패턴을 식각장벽으로 노출된 상기 트렌치 저면을 식각하는 단계; 상기 희생패턴을 제거하는 단계; 및 상기 트렌치를 절연물질로 매립하여 소자분리막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 형성할 수 있고, 상기 제2웰은 상기 고전압영역에 형성할 수 있다. 그리고, 상기 제1웰의 불순물 도핑농도를 상기 제2웰은 불순물 도핑농도보다 높게 형성할 수 있다.
상기 소자분리막은 제1저면과 상기 제1저면보다 낮은 제2저면을 갖고, 상기 제1저면과 상기 제2저면에 접하는 경계면이 상기 제1 및 제2웰이 접하는 경계면에 정렬되도록 형성할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판에 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 제1 및 제2웰에 각각 제1 및 제2트렌치를 형성함과 동시에 상기 제1 및 제2웰이 접하는 경계지역에 제3트렌치를 형성하는 단계; 상기 제1트렌치를 매립함과 동시에 상기 제3트렌치의 저면 일부를 덮는 희생패턴을 형성하는 단계; 상기 희생패턴을 식각장벽으로 상기 제2트렌치 저면을 식각함과 동시에 노출된 상기 제3트렌치 저면을 식각하는 단계; 상기 희생패턴을 제거하는 단계; 및 상기 제1, 제2 및 제3트렌치를 절연물질로 매립하여 상기 제1 및 제2웰에 각각 제1 및 제2소자분리막을 형성함과 동시에 상기 제1 및 제2웰이 접하는 경계지역에 제3소자분리막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 형성할 수 있고, 상기 제2웰은 상기 고전압영역에 형성할 수 있다. 그리고, 상기 제1웰의 불순물 도핑농도를 상기 제2웰의 불순물 도핑농도보다 높게 형성할 수 있다.
상기 제3소자분리막은 상기 제1소자분리막의 저면과 동일한 높이를 갖는 제1저면과 상기 제2소자분리막의 저면과 동일한 높이를 갖는 제2저면을 갖도록 형성할 수 있고, 상기 제1저면과 상기 제2저면에 접하는 경계면은 상기 제1웰과 상기 제2웰이 접하는 경계면에 정렬되도록 형성할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 제1웰과 상기 제2웰 형성한 이후에 상기 기판 상에 상기 제1 내지 제3트렌치를 형성하기 위한 하드마스크패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하드마스크패턴은 제1산화막, 질화막 및 제2산화막이 순차적으로 적층된 구조를 가질 수 있다. 여기서, 상기 제2산화막은 LPCVD방법으로 증착하며, 100nm 내지 300nm 두께를 갖도록 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 제1웰(저전압영역)과 제2웰(고전압영역)이 접하는 경계지역에 소자분리막(제3소자분리막)을 배치함으로써, 소자분리막에 의하여 제1웰과 제2웰이 접하는 경계지역에 응력이 집중되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1웰(저전압영역)과 제2웰(고전압영역)이 접하는 경계지역에 소자분리막(제3소자분리막)을 배치함으로써, 웰간 내압특성 및 누설전류특성을 개선할 수 있는 효과가 있으며, 실리사이드 공정을 용이하게 진행할 수 있는 장점이 있다.
또한, 본 발명은 제3소자분리막과 인접한 제1 및 제2웰 표면에 형성된 웰탭을 구비함으로써, 제1 및 제2웰의 전기적특성을 보다 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 고전압영역과 저전압영역이 접하는 경계지역에 소자분리막에 의하여 응력(stress)이 집중되는 것을 방지함과 동시에 웰간 내압특성 및 누설전류특성을 개선할 수 있는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공한다.
일반적으로, 반도체 장치가 서로 다른 동작전압을 갖는 다수의 트랜지스터를 포함하여 구성되는 경우에 동작전압에 따라 서로 다른 깊이 및 선폭을 갖는 소자분리막은 STI(Shallow Trench Isolation)와 DTI(Deep Trench Isolation)의 조합으로 이루어진다. 하지만, DTI공정을 통해 형성된 소자분리막은 소자분리막의 선폭(CD)을 가변시킬 수 없기 때문에 반도체 장치 설계시 많은 제약이 따르고, STI공정과 DTI공정을 동시에 진행할 수 없기 때문에 공정시간이 많이 소요되는 단점이 있다.
하지만, 후술한 본 발명의 일실시예에서는 상술한 단점들을 해결하고자 STI와 STI의 조합 또는 STI와 MTI(Medium Trench Isolation) 조합으로 서로 다른 동작전압에 대응하는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 저전압영역과 고전압영역을 갖는 기판(31)의 저전압영역에 형성된 제1웰(32)과 고전압영역에 형성된 제2웰(33), 제1웰(32)에 형성되고 STI 구조를 갖는 제1소자분리막(39A), 제2웰(33)에 형성되고 MTI 구조를 갖는 제2소자분리막(39B), 제1웰(32)과 제2웰(33)이 접하는 경계지역에 형성되어 제1소자분리막(39A)과 제2소자분리막(39B)이 결합된 형태를 갖는 제3소자분리막(39C)을 포함한다. 이때, 저전압영역은 0.5V ~ 8V 범위의 동작전압을 가질 수 있고, 고전압영역은 9V ~ 100V 범위의 동작전압을 가질 수 있다.
제1웰(32)과 제2웰(33)은 서로 동일한 도전형을 갖거나, 또는 서로 상보적인 도전형을 가질 수 있다. 일례로, 제1웰(32)이 N형일 때, 제2웰(33)은 N형 또는 P형일 수 있으며, 제2웰(33)이 N형일 때, 제1웰(32)은 N형 또는 P형일 수 있다.
제1웰(32)의 불순물 도핑농도가 제2웰(33)의 불순물 도핑농도보다 높을 수 있다. 참고로, 고전압용 반도체 소자가 형성되는 웰의 불순물 도핑농도는 내압(Breakdown Voltage)을 확보하기 위해 저전압용 반도체 소자가 형성되는 웰의 불순물 도핑농도보다 낮게 형성한다. 일례로, 제1웰(32)은 1×1017 ~ 1×1018 atoms/cm3 범위의 불순물 도핑농도를 가질 수 있고, 제2웰(33)은 1×1016 ~ 1×1017 atoms/cm3 범위의 불순물 도핑농도를 가질 수 있다. 즉, 제1웰(32)의 불순물 도핑농도가 제2웰(33)의 불순물 도핑농도보다 1 차수(order) 정도 높다. 여기서, 불순물 도핑농도는 이온 도즈량과 어닐링 조건에 따라 달라질 수 있다.
제1웰(32)의 깊이(W1)는 제2웰(33)의 깊이(W2)보다 작을 수 있다. 예컨대, 제1웰(32)은 2um ~ 3um 범위의 깊이(W1)를 가질 수 있고, 제2웰(33)은 3um ~ 7um 범위의 깊이(W2)를 가질 수 있다. 여기서 제2웰(33)의 깊이가 더 깊은 이유는 제2웰(33) 형성을 위한 불순물 이온주입을 진행한 다음에 주입된 불순물을 확산시키기 위해 고온에서 어닐링을 진행하기 때문이다.
제1웰(32)에 형성되고 STI 구조를 갖는 제1소자분리막(39A)의 깊이(S1)보다 제2웰(33)에 형성되고 MTI 구조를 갖는 제2소자분리막(39B)의 깊이(S2)가 더 클 수 있다(S2 > S1). 즉, 제1소자분리막(39A)의 저면보다 제2소자분리막(39B)의 저면이 더 낮을 수 있다. 또한, 제1소자분리막(39A)의 선폭(CD1)보다 제2소자분리막(39B)의 선폭(CD2)이 더 클 수 있다(CD1 < CD2). 일례로, STI 구조를 갖는 제1소자분리막(39A)은 0.3um ~ 0.5um 범위의 깊이(S1)를 가질 수 있고, MTI 구조를 갖는 제2소자분리막(39B)은 0.7um ~ 2um 범위의 깊이(S2)를 가질 수 있다. 그리고, 제1소자분리막(39A)의 최소 폭은 0.15um ~ 0.4um 범위의 선폭(CD1)을 가질 수 있으며, 제2소자분리막(39B)의 최소 폭은 0.3um ~ 0.8um 범위의 선폭(CD2)을 가질 수 있다.
제1웰(32)과 제2웰(33)이 접하는 경계지역에 형성된 제3소자분리막(39C)은 소자분리막에 의하여 제1웰(32)과 제2웰(33)이 접하는 경계지역에 응력이 집중되는 것을 방지함과 동시에 제1웰(32)에 형성된 반도체 장치와 제2웰(33)에 형성된 반도체 장치 사이를 분리하는 역할을 수행한다. 아울러, 제3소자분리막(39C)은 제1웰(32)과 제2웰(33) 사이의 내압특성 및 누설전류특성을 개선하는 역할을 수행하고, 실리사이드 공정을 용이하게 하는 역할도 수행한다.
제3소자분리막(39C)은 제1저면(B1)과 제1저면(B1)보다 낮은 제2저면(B2)을 가질 수 있다. 즉, 기판(31) 상부면을 기준으로 두 개의 서로 다른 깊이를 갖는 'ㄱ'자 형태를 가질 수 있다. 이때, 제1저면(B1)은 제1소자분리막(39A)의 저면과 동일한 높이를 가질 수 있고, 제2저면(B2)은 제2소자분리막(39B)의 저면과 동일한 높이를 가질 수 있다. 그리고, 제1저면(B1)과 제2저면(B2)이 접하는 경계면은 최대한 제1웰(32)과 제2웰(33)이 접하는 경계면에 정렬된 것이 바람직하다. 물론, 제1웰(32)과 제2웰(33)이 접하는 경계면이 제1저면(B1) 또는 제2저면(B2)에 접하여도 무관하나, 제1저면(B1)과 제2저면(B2)이 접하는 경계면이 제1웰(32)과 제2웰(33)이 접하는 경계면과 정렬될수록 제3소자분리막(39C)과 제1 및 제2웰(32, 33) 사이의 응력균형을 맞춰주기가 용이하다.
상술한 구조를 갖는 반도체 장치는 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)를 배치함으로써, 제1웰(32)과 제2웰(33)이 접하는 경계면의 면적을 감소시키고, 웰간의 접합을 제3소자분리막(39C)을 통해 분리시킬 수 있다. 이를 통해, 제1웰(32) 및 제2웰(33) 사이의 내압특성 및 누설전류특성을 개선할 수 있다.
또한, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)를 배치함으로써, 제1웰(32)과 제2웰(33)이 접하는 경계지역이 노출되지 않기 때문에 실리사이드 공정을 용이하게 진행할 수 있다.
또한, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)을 배치함으로써, 소자분리막에 의하여 제1웰(32)과 제2웰(33)이 접하는 경계지역에 응력이 집중되는 것을 방지할 수 있다.
한편, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제1소자분리막(39A) 또는 제2소자분리막(39B)을 형성하여도 제1웰(32)과 제2웰(33)이 접하는 경계지역에 응력이 집중되는 것을 방지할 수도 있다.
하지만, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제1소자분리막(39A)을 형성한 경우에는 소자분리막의 깊이가 충분하지 않아 제2웰(33)에 형성된 반도체 장치와 제1웰(32)에 형성된 반도체 장치 사이에 간섭현상이 발생하는 문제점이 있다. 또한, 제2웰(33)이 제1웰(32)보다 상대적으로 불순물 도핑농도가 낮기 때문에 제1웰(32)과 제2웰(33)이 접함에 따라 발생하는 공핍영역이 제2웰(33) 방향으로 확장하여 제2웰(33)의 내압을 감소시키는 심각한 문제점이 발생한다.
반면에, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제2소자분리막(39B)을 형성하면, 제1웰(32)에서 제1소자분리막(39A)과 제2소자분리막(39B)의 깊이가 서로 다르기 때문에 제1소자분리막(39A)에 기인한 응력과 제2소자분리막(39B)에 기인한 응력이 서로 다르다. 이로 인해, 제1웰(32) 내부에 응력불균형이 발생하여 제1웰(32)에 형성된 반도체 장치의 동작특성이 열화되는 문제점이 발생한다.
따라서, 본 발명의 일실시예와 같이 제1웰(32)과 제2웰(33)이 접하는 경계지역에는 제1소자분리막(39A)과 제2소자분리막(39B)이 결합된 형태의 제3소자분리막(39C)을 배치하는 것이 바람직하다.
또한, 본 발명의 일실시예에 따른 반도체 장치는 제1소자분리막(39A)과 제3소자분리막(39C) 사이의 제1웰(32) 표면에 형성된 제1웰탭(well tab, 40), 제2소자분리막(39B)과 제3소자분리막(39C) 사이의 제2웰(33) 표면에 형성된 제2웰탭(41), 저전압영역과 고전압영역에 각각 형성된 트랜지스터를 더 포함한다.
제1웰탭(40) 및 제2웰탭(41)은 각각 제1웰(32) 및 제2웰(33)의 저항을 감소시키고, 제1웰(32) 및 제2웰(33)에 바이어스(bias)전압 또는 그라운드(ground)전압을 인가하기 위한 역할을 수행한다. 제1웰탭(40) 및 제2웰탭(41)은 각각 제1웰(32) 및 제2웰(33)과 동일한 도전형을 가질 수 있으며, 제1웰(32) 및 제2웰(33)보다 높은 불순물 도핑농도를 가질 수 있다.
저전압영역과 고전압영역에 각각 형성된 트랜지스터는 웰 상에 형성된 게이트절연막(42, 48), 게이트절연막(42, 28) 상의 게이트전극(43, 49), 게이트전극(43, 49) 양측벽에 형성된 스페이서(44, 50), 게이트전극(43, 49) 양측 웰에 형성된 접합영역(47, 53)을 포함한다. 이때, 저전압영역에 형성된 게이트절연막(42)의 두께는 고전압영역에 형성된 게이트절연막(48)의 두께보다 작을 수 있다. 예컨대, 저전압영역에 형성된 게이트절연막(42)은 15Å ~ 200Å 범위의 두께를 가질 수 있으며, 고전압영역에 형성된 게이트절연막(48)은 200Å ~ 1000Å 범위의 두께를 가질 수 있다. 그리고, 접합영역(47, 53)은 고농도 불순물영역(45, 51)과 저농도 불순물영역(46, 52)으로 이루어진 LDD 구조를 가질 수 있다.
여기서, 저전압영역에 형성된 게이트전극(43), 스페이서(44) 및 접합영역(47)은 고전압영역에 형성된 게이트전극(49), 스페이서(50) 및 접합영역(53)과 서로 다른 물질, 크기(또는 두께, 깊이등), 불순물 도핑농도를 가질 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 저전압영역과 고전압영역을 갖는 기판(31)을 준비한다. 이때, 저전압영역으로 저전압용 반도체 장치(예컨대, 트랜지스터)가 형성될 영역일 수 있고, 고전압영역으로 저전압용 반도체 장치보다 큰 동작전압을 갖는 고전압용 반도체 장치가 형성될 영역일 수 있다. 예컨대, 저전압영역은 0.5V ~ 8V 범위의 동작전압을 갖는 트랜지스터가 형성될 영역일 수 있고, 고전압영역은 9V ~ 100V 범위의 동작전압을 갖는 트랜지스터가 형성될 영역일 수 있다.
기판(31)으로는 실리콘기판을 사용할 수 있으며, P형 또는 N형 불순물이 도핑된 실리콘기판을 사용할 수 있다.
다음으로, 기판(31)에 불순물을 이온주입하여 저전압영역 제1웰(32)을 형성하고, 고전압영역에 제2웰(33)을 형성한다. 이때, 제1웰(32)의 불순물 도핑농도를 제2웰(33)의 불순물 도핑농도보다 높게 형성할 수 있다. 이는 제1웰(32)이 형성되는 저전압영역 제2웰(33)이 형성되는 고전압영역보다 작은 동작전압을 갖는 반도체 장치가 형성되는 영역이기 때문이다. 참고로, 고전압용 반도체 소자가 형성되는 웰의 불순물 도핑농도는 내압(Breakdown Voltage)을 확보하기 위해 저전압용 반도체 소자가 형성되는 웰의 불순물 도핑농도보다 낮게 형성한다. 예컨대, 제1웰(32)은 1×1017 ~ 1×1018 atoms/cm3 범위의 불순물 도핑농도를 갖도록 형성할 수 있고, 제2웰(33)은 1×1016 ~ 1×1017 atoms/cm3 범위의 불순물 도핑농도를 갖도록 형성할 수 있다. 즉, 제1웰(32)의 불순물 도핑농도가 제2웰(33)의 불순물 도핑농도보다 1 차수(order)정도 높다. 여기서, 불순물 도핑농도는 이온 도즈량과 어닐링 조건에 따라 달라질 수 있다.
여기서, 고전압영역의 제2웰(33)에 접합항복전압(junction breakdown voltage)을 증가시키기 위해 추가로 드리프드(drift) 영역을 형성할 수도 있다. 드리프트 영역은 제2웰(33)의 불순물 도핑농도보다 높은 불순물 도핑농도를 갖도록 형성한다.
또한, 기판(31) 상부면을 기준으로 제1웰(32)의 깊이보다 제2웰(33)의 깊이를 더 크게 형성할 수 있다. 예컨대, 제1웰(32)은 2um ~ 3um 범위의 깊이를 갖도록 형성할 수 있고, 제2웰(33)은 3um ~ 7um 범위의 깊이를 갖도록 형성할 수 있다. 이때, 제1 및 제2웰(32, 33)의 깊이는 이온주입에너지를 통해 조절하거나, 어닐링공정을 통해 조절할 수 있다.
또한, 제1웰(32)과 제2웰(33)은 서로 동일한 도전형을 갖거나, 또는 서로 상보적인 도전형을 가질 수 있다. 일례로, 제1웰(32)이 N형일 때, 제2웰(33)은 N형 또는 P형일 수 있으며, 제2웰(33)이 N형일 때, 제1웰(32)은 N형 또는 P형일 수 있다.
제1웰(32)과 제2웰(33)의 형성방법을 구체적으로 설명하면 다음과 같다.
먼저, 제1웰(32)보다 큰 깊이를 갖는 제2웰(33)을 형성하기 위한 불순물 이온주입을 실시한다. 이어서, 기판(31)에 주입된 불순물을 확산시키기 위한 드라이브인 어닐링(Drive-in annealing) 공정을 실시한다. 이때, 어닐링 공정은 1100℃ 내지 1200℃ 범위의 온도에서 실시한다. 이처럼, 고온 어닐링 공정을 통해 이온 주입된 불순물들이 기판(31) 아래로 확산되어 제2웰(33)이 형성된다.
다음으로, 제1웰(32)을 형성하기 위한 불순물 이온주입을 실시한다. 이때, 제1웰(32)을 위하여 별도의 어닐링 공정을 진행하지는 않으며, 후속 공정간 진행되는 어닐링을 이용하여 활성화시킨다.
여기서, 제1웰(32) 형성을 위한 불순물 이온주입을 제2웰(33)을 형성한 이후에 진행하는 이유는 고온에서 진행되는 드라이브인 어닐링 공정에 의한 확산을 피하기 위해서이다. 왜냐하면, 제1웰(32)과 제2웰(33) 형성을 위한 불순물 이온주입을 실시한 이후에 고온 어닐링 공정을 진행하면, 고온 어닐링 공정에 의해 제1웰(32)의 깊이도 깊어져 원하는 목표 깊이와 달라지기 때문이다. 여기서, 고온 드라이브인 어닐링 공정이 없을 경우에는 제1웰(32)과 제2웰(33)의 형성순서는 반도체 장치의 형성조건에 따라 바뀔수 있다.
또한, 제1웰(32)은 STI 와 MTI 구조를 갖는 소자분리막을 형성한 후에 형성할 수도 있다. 즉, 제2웰(33) 먼저 형성한 후에 소자분리막을 형성하고, 이어서 제1웰(32)을 형성할 수도 있다. 또는 소자분리막을 형성하고 그 후에 제1웰(32), 제2웰(33)을 형성할 수도 있다. 이때에도 고온 드라이브인 어닐링 공정이 있는 경우에는 제2웰(33) 형성한 후에 제1웰(32) 형성을 위한 이온 주입을 실시한다. 본 발명의 일실시예에서는 편의상 제1웰(32)과 제2웰(33)을 형성한 후에 STI와 MTI구조를 갖는 소자 분리막을 형성하는 것으로 하였다.
다음으로, 소자분리를 위한 트렌치를 형성하기 위해 기판(31) 상에 하드마스크패턴(34)을 형성한다. 이때, 하드마스크패턴(34)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
일례로, 하드마스크패턴(34A)은 제1산화막(34A), 질화막(34B) 및 제2산화막(34C)이 순차적으로 적층된 적층막으로 형성한다. 이때, 제2산화막(34C)은 질화막(34B)을 보호하면서 후속 공정으로 진행될 1차 식각공정 및 2차 식각공정에서 하드마스크 역할을 수행한다. 구체적으로, 하드마스크패턴(34)의 형성방법을 살펴보면, 기판(31) 상에 제1산화막(34A), 질화막(34B) 및 제2산화막(34C)을 순차적으로 형성한다. 이때, 제1산화막(34A)은 750℃ 이상의 고온 열산화막으로 10nm 내지 30nm 범위의 두께를 갖도록 형성한다. 그리고, 질화막(34B) 및 제2산화막(34C)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition, LPCVD)을 사용하여 형성하며, 질화막(34B)은 80nm 내지 250nm 범위의 두께를 갖도록 형성하고, 제2산화막(34C)은 100nm 내지 300nm 범위의 두께를 갖도록 형성한다. 이어서, 제2산화막(34C) 상에 반사방지막인 BARC 물질과 그 위에 감광막을 도포하고 노광 및 현상과정을 거쳐 BARC물질과 감광막을 패터닝한다. 이어서, 패터닝된 BARC물질과 감광막을 마스크로 하여 제2산화막(34C), 질화막(34B) 및 제1산화막(34A)을 순차적으로 식각하여 기판(31)이 드러나도록 하면서 하드마스크패턴(34)을 형성한다. 하드마스크패턴(34)을 형성한 이후에 BARC물질과 감광막은 에싱(ashing) 또는 스트리핑(stripping)공정을 통해 제거한다.
도 3b에 도시된 바와 같이, 하드마스크패턴(34)을 식각장벽(etch barrier)으로 기판(31)을 소정 깊이 식각하는 1차 식각공정을 실시하여 제1 및 제2웰(32, 33)에 각각 제1트렌치(35) 및 제2트렌치(36)를 형성함과 동시에 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제1 및 제2트렌치(35, 36)가 결합된 형태의 제3트렌치(37)를 형성한다. 이때, 제1트렌치(35)의 선폭보다 제2트렌치(36)의 선폭이 더 클 수 있으며, 제3트렌치(37)는 제1 및 제2트렌치(35, 36)과 동일한 깊이를 갖고, 제1 및 제2트렌치(35, 36)의 선폭 합과 동일한 선폭을 갖는다.
1차 식각공정을 통해 형성된 제1 내지 제3트렌치(35, 36, 37)는 저전압영역에 형성될 반도체 장치가 요구하는 STI 구조의 소자분리막의 깊이를 갖도록 형성한다.
도 3c에 도시된 바와 같이, 기판(31) 상에 저전압영역은 덮고, 고전압영역은 오픈하는 또는 제1웰(32)은 덮고, 제2웰(33)을 오픈하는 희생패턴(38)을 형성한다. 즉, 제1트렌치(35)를 매립함과 동시에 제3트렌치(37)의 저면 일부를 덮는 희생패턴(38)을 형성한다. 이때, 희생패턴(38)은 포토레지스트막(Photo Resist, PR)으로 형성한다. 포토레지스트막은 i-line용을 사용하며, 1um 내지 2um 두께를 갖도록 도포한다.
희생패턴(38)을 포토레지스트막으로 형성하는 경우에 희생패턴(38)은 기판(31) 전면에 제1 내지 제3트렌치(35, 36, 37)를 매립하고 하드마스크패턴(34)의 상부면을 덮도록 포토레지스막을 도포한 후에 제1웰(32)을 정의하는 마스크 또는 저전압영역을 정의하는 마스크를 이용한 노광 및 현상공정을 실시하는 일련의 공정과정을 통해 희생패턴(38)을 형성한다.
여기서, 제3트렌치(37) 저면에 접하는 희생패턴(38)의 측벽이 제1웰(32)과 제2웰(33)이 접하는 경계면에 정렬되는 것이 가장 바람직하나, 제1웰(32)과 제2웰(33)이 접하는 경계면을 기준으로 ±0.3um 이내 범위에서 오정렬이 발생하여도 무방하다.
도 3d에 도시된 바와 같이, 희생패턴(38) 및 하드마스크패턴(34)을 식각장벽으로 기판(31)을 식각하는 2차 식각공정을 실시한다. 구체적으로, 희생패턴(38) 및 하드마스크패턴(34)을 식각장벽으로 제2트렌치(36)의 저면을 식각하여 제2트렌치(36)의 깊이를 증가시킴과 동시에 희생패턴(38)으로 인해 노출된 제3트렌치(37)의 저면을 식각하여 제3트렌치(37) 일부의 깊이를 증가시킨다. 이하, 깊이가 증가된 제2트렌치(36) 및 제3트렌치(37)의 도면부호를 각각 '36A' 및 '37A'로 변경하여 표기한다.
여기서, 깊이가 증가된 제2트렌치(36A) 및 제3트렌치(37A)를 형성하는 동안 하드마스크패턴(34)의 제2산화막(34C)이 식각가스에 의해 일부 손실이 발생한다. 이때, 제2산화막(34C)과 기판(31) 사이의 식각선택비에 따라 제2산화막(34C)이 손실되는 정도가 다르다.
2차 식각공정을 통해 깊이가 증가된 제2 및 제3트렌치(36A, 37A)는 고전압영역에 형성될 반도체 장치가 요구하는 MTI 구조의 소자분리막의 깊이를 갖도록 형성한다.
다음으로, 희생패턴(38)을 에싱(ashing) 공정을 이용하여 제거한다.
한편, 희생패턴(38)을 제거한 이후에 하드마스크패턴(34)의 제2산화막(34C)을 후속 공정의 조건에 따라 제거할 수도 있다. 예컨대, 제1 내지 제3트렌치(35, 36A, 37A)를 절연물질로 매립하기 이전에 제1 내지 제3트렌치(35, 36A, 37A) 표면에 라이너질화막(liner nitride)을 증착하는 경우에는 하드마스크패턴(34)의 제2산화막(34C)을 제거하는 것이 바람직하다. 구체적으로, 제2산화막(34C)를 제거하기 않은 상태에서 후속 공정을 진행하면, 제1산화막(34A), 질화막(34B), 제2산화막(34C) 및 라이너질화막 상에 제1 내지 제3트렌치(35, 36A, 37A)를 매립하는 절연물질이 형성되는데, 후속 화학적기계적연마공정(CMP 공정)시 제2산화막(34C)에서 연마정지(CMP stopping)가 일어나 질화막(34B)을 제거하기 힘들어지는 문제가 발생한다. 그러므로, 희생패턴(38)을 제거한 이후에 제1 내지 제3트렌치(35, 36A, 37A) 표면에 라이너질화막을 형성하는 반도체 장치의 경우에는 하드마스크패턴(34)의 상부면인 제2산화막(34C)을 제거하는 것이 바람직하다. 이때, 제2산화막(34C)은 습식 또는 건식으로 제거할 수 있다. 물론, 라이너질화막이 형성되지 않는 공정에서는 하드마스크패턴(34)의 상부면인 제2산화막(34C)을 제거하기 않아도 무방하다. 본 발명의 일실시예는 제2산화막(34C)를 제거하지 않는 것에 대한 실시예이다.
도 3e에 도시된 바와 같이, 제1 내지 제3트렌치(35, 36A, 37A)를 완전히 매립하도록 기판(31) 전면에 절연막(39)을 증착한다. 이때, 절연막(39) 내 보이드(void)가 생기지 않도록 증착하는 것이 중요하며, 고밀도플라즈마(High Density Plasma, HDP) 방식으로 증착된 HDP 산화막을 주로 사용한다. 절연막(39)의 증착두께는 제1 내지 제3트렌치(35, 36A, 37A) 식각 깊이에 좌우되지만, 일례로 1um 내지 3um 범위의 두께로 증착한다.
한편, 절연막(39)을 증착하기 전에 제1 내지 제3트렌치(35, 36A, 37A) 표면에 응력(stress) 완화를 위해서 측벽산화막(sidewall oxide)과 라이너질화막을 증착하기도 한다. 라이너질화막은 기판(31) 예컨대, 실리콘기판과 HDP산화막 사이에 존재하면서 두 물질 사이에서 발생하는 응력을 완화시키는 역할을 수행한다.
여기서, 본 발명의 일실시예에 따른 반도체 장치 제조방법은 각 영역이 요구하는 깊이를 갖는 제1 내지 제3트렌치(35, 36A, 37A)를 모두 형성한 이후에 한번의 증착공정을 통해 이들을 매립하는 절연막(39)을 형성하기 때문에 여러번 매립하는 공정과 달리 공정과정을 단순화시킬 수 있는 장점이 있다. 또한, 한번의 증착공정을 통해 제1 내지 제3트렌치(35, 36A, 37A) 매립하는 절연막(39)을 형성하기 때문에 각 영역들 사이에 단차가 발생하는 것을 최소화시킬 수 있는 장점이 있다. 즉, 단차를 제거하기 위한 별도의 식각공정을 생략할 수 있다.
물론, 경우에 따라서 절연막(39) 상부면의 단차를 제거하기 위한 식각공정을 진행할 수도 있다. 일례로, 제1 내지 제3트렌치(35, 36A, 37A)를 매립하도록 HDP 산화막을 증착한 후, 900℃ 내지 1100℃에서 고온 어닐링(annealing)을 수행하고, 증착된 HDP 산화막이 완만한 경사각을 갖도록 Buffered oxide etchant(BOE) 식각용액을 이용해서 1 내지 10분 동안 HDP 산화막의 표면을 식각하여 단차를 완화시킬 수 있다.
도 3f에 도시된 바와 같이, 하드마스크패턴(34)의 상부면이 노출될때까지 절연막(39)을 평탄화하여 제1트렌치(35)에 매립된 제1소자분리막(39A), 제2트렌치(36A)에 매립된 제2소자분리막(39B) 및 제3트렌치(37A)에 매립된 제3소자분리막(39C)을 형성한다.
상술한 공정과정을 통해 제1웰(32)과 제2웰(33)이 접하는 경계지역에 형성된 제3소자분리막(39C)은 소자분리막에 의하여 제1웰(32)과 제2웰(33)이 접하는 경계지역에 응력이 집중되는 것을 방지함과 동시에 제1웰(32)에 형성된 반도체 장치와 제2웰(33)에 형성된 반도체 장치 사이를 분리하는 역할을 수행한다. 그리고, 제3소자분리막(39C)은 제1소자분리막(39A)의 저면과 동일한 높이를 갖는 제1저면(B1)과 제2소자분리막(39B)의 저면과 동일한 높이를 갖는 제2저면(B2)을 가진다.
다음으로, 하드마스크패턴(34)을 제거하여 소자분리막 형성공정을 완료한다.
도 3g에 도시된 바와 같이, 제1소자분리막(39A)과 제3소자분리막(39C) 사이의 제1웰(32) 표면에 제1웰탭(well tab, 40)을 형성하고, 제2소자분리막(39B)과 제3소자분리막(39C) 사이의 제2웰(33) 표면에 제2웰탭(41)을 형성한다. 여기서, 제1웰탭(40) 및 제2웰탭(41)은 각각 제1웰(32) 및 제2웰(33)의 저항을 감소시키고, 제1웰(32) 및 제2웰(33)에 바이어스전압 또는 그라운드전압을 인가하기 위한 역할을 수행한다. 제1웰탭(40) 및 제2웰탭(41)은 각각 제1웰(32) 및 제2웰(33)과 동일한 도전형을 갖도록 형성할 수 있으며, 제1웰(32) 및 제2웰(33)보다 높은 불순물 도핑농도를 갖도록 형성한다.
다음으로, 저전압영역 및 고전압영역에 각각 트랜지스터를 형성한다. 여기서, 저전압영역과 고전압영역에 각각 형성된 트랜지스터는 웰 상에 형성된 게이트절연막(42, 48), 게이트절연막(42, 28) 상의 게이트전극(43, 49), 게이트전극(43, 49) 양측벽에 형성된 스페이서(44, 50), 게이트전극(43, 49) 양측 웰에 형성된 접합영역(47, 53)을 포함한다.
저전압영역에 형성된 게이트절연막(42)의 두께는 고전압영역에 형성된 게이트절연막(48)의 두께보다 작도록 형성한다. 예컨대, 저전압영역에 형성된 게이트절연막(42)은 15Å ~ 200Å 범위의 두께를 가지며, 고전압영역에 형성된 게이트절연막(48)은 200Å ~ 1000Å 범위의 두께를 가진다.
접합영역(47, 53)은 고농도 불순물영역(45, 51)과 저농도 불순물영역(46, 52)으로 이루어진 LDD 구조를 가진다.
여기서, 저전압영역에 형성된 게이트전극(43), 스페이서(44) 및 접합영역(47)은 고전압영역에 형성된 게이트전극(49), 스페이서(50) 및 접합영역(53)과 서로 다른 물질, 크기(또는 두께, 깊이등), 불순물 도핑농도를 가진다.
본 발명의 일실시예에 따른 반도체 장치의 제조방법을 통해 형성된 반도체 장치는 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)을 구비함으로써, 소자분리막에 의하여 제1웰(32)과 제2웰(33)이 접하는 경계지역에 응력이 집중되는 것을 방지할 수 있다.
또한, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)를 배치함으로써, 제1웰(32)과 제2웰(33)이 접하는 경계면의 면적을 감소시키고, 웰간의 접합을 제3소자분리막(39C)을 통해 분리시킬 수 있다. 이를 통해, 제1웰(32) 및 제2웰(33) 사이의 내압특성 및 누설전류특성을 개선할 수 있다.
또한, 제1웰(32)과 제2웰(33)이 접하는 경계지역에 제3소자분리막(39C)를 배치함으로써, 제1웰(32)과 제2웰(33)이 접하는 경계지역이 노출되지 않기 때문에 실리사이드 공정을 용이하게 진행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 제1웰
33 : 제2웰 34 : 하드마스크패턴
35 : 제1트렌치 36, 36A : 제2트렌치
37, 37A : 제3트렌치 38 : 희생패턴
39 : 절연막 39A : 제1소자분리막
39B : 제2소자분리막 39C : 제3소자분리막
B1 : 제1저면 B2 : 제2저면

Claims (21)

  1. 기판에 형성되어 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰;
    상기 제1 및 제2웰에 각각 형성되어 서로 다른 깊이를 갖는 제1소자분리막과 제2소자분리막; 및
    상기 제1웰과 상기 제2웰이 접하는 경계지역에 형성되어 상기 제1 및 제2소자분리막이 결합된 형태를 갖는 제3소자분리막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 위치하고, 상기 제2웰은 상기 고전압영역에 위치하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1웰의 불순물 도핑농도가 상기 제2웰의 불순물 도핑농도보다 높은 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제1소자분리막의 깊이가 상기 제2소자분리막의 깊이보다 작은 반도체 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 제3소자분리막은 제1저면과 상기 제1저면보다 낮은 제2저면을 갖는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1저면은 상기 제1소자분리막의 저면과 동일한 높이를 갖고, 상기 제2저면은 상기 제2소자분리막의 저면과 동일한 높이를 갖는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1저면과 상기 제2저면에 접하는 경계면은 상기 제1웰과 상기 제2웰이 접하는 경계면과 정렬된 반도체 장치.
  8. 기판에 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰을 형성하는 단계;
    상기 제1 및 제2웰이 접하는 경계지역의 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 저면 일부를 덮는 희생패턴을 형성하는 단계;
    상기 희생패턴을 식각장벽으로 노출된 상기 트렌치 저면을 식각하는 단계;
    상기 희생패턴을 제거하는 단계; 및
    상기 트렌치를 절연물질로 매립하여 소자분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 형성하고, 상기 제2웰은 상기 고전압영역에 형성하는 반도체 장치 제조방법.
  10. 제8항에 있어서,
    상기 제1웰의 불순물 도핑농도를 상기 제2웰은 불순물 도핑농도보다 높게 형성하는 반도체 장치 제조방법.
  11. 제9항 또는 제10항에 있어서,
    상기 소자분리막은 제1저면과 상기 제1저면보다 낮은 제2저면을 갖고, 상기 제1저면과 상기 제2저면에 접하는 경계면이 상기 제1 및 제2웰이 접하는 경계면에 정렬되도록 형성하는 반도체 장치 제조방법.
  12. 기판에 서로 다른 불순물 도핑농도를 갖는 제1웰과 제2웰을 형성하는 단계;
    상기 기판을 선택적으로 식각하여 상기 제1 및 제2웰에 각각 제1 및 제2트렌치를 형성함과 동시에 상기 제1 및 제2웰이 접하는 경계지역에 제3트렌치를 형성하는 단계;
    상기 제1트렌치를 매립함과 동시에 상기 제3트렌치의 저면 일부를 덮는 희생패턴을 형성하는 단계;
    상기 희생패턴을 식각장벽으로 상기 제2트렌치 저면을 식각함과 동시에 노출된 상기 제3트렌치 저면을 식각하는 단계;
    상기 희생패턴을 제거하는 단계; 및
    상기 제1, 제2 및 제3트렌치를 절연물질로 매립하여 상기 제1 및 제2웰에 각각 제1 및 제2소자분리막을 형성함과 동시에 상기 제1 및 제2웰이 접하는 경계지역에 제3소자분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 기판은 저전압영역과 고전압영역을 갖고, 상기 제1웰은 상기 저전압영역에 형성하고, 상기 제2웰은 상기 고전압영역에 형성하는 반도체 장치 제조방법.
  14. 제12항에 있어서,
    상기 제1웰의 불순물 도핑농도를 상기 제2웰의 불순물 도핑농도보다 높게 형성하는 반도체 장치 제조방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제3소자분리막은 상기 제1소자분리막의 저면과 동일한 높이를 갖는 제1저면과 상기 제2소자분리막의 저면과 동일한 높이를 갖는 제2저면을 갖도록 형성하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 제1저면과 상기 제2저면에 접하는 경계면은 상기 제1웰과 상기 제2웰이 접하는 경계면에 정렬되도록 형성하는 반도체 장치 제조방법.
  17. 제12항에 있어서,
    상기 제1웰과 제2웰 형성한 이후에
    상기 기판 상에 상기 제1, 제2 및 제3트렌치를 형성하기 위한 하드마스크패턴을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. 제17항에 있어서,
    상기 하드마스크패턴은 제1산화막, 질화막 및 제2산화막이 순차적으로 적층된 구조를 갖는 반도체 장치 제조방법.
  19. 제18항에 있어서,
    상기 제2산화막은 LPCVD방법으로 증착하며, 100nm 내지 300nm 두께를 갖도록 형성하는 반도체 장치 제조방법.
  20. 기판상에 제1절연막, 제2절연막, 제3절연막을 순차적으로 증착하고, 상기 기판이 노출되도록 상기 제1, 제2 및 제3절연막을 식각하여 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 저면의 일부와 상기 제1트렌치의 일측 측면을 덮는 희생패턴을 형성하는 단계;
    상기 희생패턴을 식각장벽으로 노출된 상기 제1트렌치의 저면을 추가로 식각하여 제2트렌치를 형성한느 단계;
    상기 희생패턴을 제거하는 단계; 및
    상기 제1 및 제2트렌치를 절연물질로 매립하는 단계
    를 포함하는 반도체 장치 제조방법.
  21. 제1도전형을 갖는 기판;
    상기 기판에 형성되어 제2도전형을 갖는 제1웰;
    상기 기판에 형성되어 제2도전형을 갖고, 상기 제1웰보다 낮은 불순물 도핑농도를 갖는 제2웰;
    상기 제1웰에 형성된 제1소자분리막;
    상기 제2웰에 형성되고, 상기 제1소자분리막보다 큰 깊이를 갖는 제2소자분리막; 및
    상기 제1웰과 상기 제2웰이 접하는 경계지역에 위치하고, 상기 제1소자분리막과 상기 제2소자분리막이 결합된 구조의 제3소자분리막
    을 포함하는 반도체 장치.
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TW099135484A TWI434371B (zh) 2010-04-21 2010-10-18 半導體裝置及其製造方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102386143B1 (ko) * 2021-04-15 2022-04-12 주식회사 키파운드리 디스플레이 드라이버 반도체 장치 및 그 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269609B2 (en) * 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
JP2014038952A (ja) * 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法
FR3007198B1 (fr) * 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
US20150206789A1 (en) * 2014-01-17 2015-07-23 Nanya Technology Corporation Method of modifying polysilicon layer through nitrogen incorporation for isolation structure
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
CN105244350A (zh) * 2014-07-11 2016-01-13 联咏科技股份有限公司 驱动装置的集成电路及其制作方法
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US9362287B2 (en) * 2014-11-12 2016-06-07 Cypress Semiconductor Corporation Semiconductor device and method for manufacturing the same
CN106158629B (zh) * 2015-03-23 2019-03-19 北大方正集团有限公司 Mosfet器件的制作方法
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
KR102373816B1 (ko) 2015-08-06 2022-03-15 삼성전자주식회사 반도체 소자
US9680010B1 (en) 2016-02-04 2017-06-13 United Microelectronics Corp. High voltage device and method of fabricating the same
US9972678B2 (en) * 2016-10-06 2018-05-15 United Microelectronics Corp. Semiconductor device and method of forming the same
CN107958871B (zh) * 2016-10-17 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
JP2018073971A (ja) * 2016-10-28 2018-05-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019165094A (ja) * 2018-03-19 2019-09-26 株式会社東芝 半導体装置
CN108987334A (zh) * 2018-09-25 2018-12-11 长江存储科技有限责任公司 一种半导体器件
CN111211090B (zh) * 2019-12-11 2020-11-13 合肥晶合集成电路有限公司 沟槽制作方法及半导体隔离结构制作方法
CN117393536A (zh) * 2020-04-27 2024-01-12 联华电子股份有限公司 半导体元件及其制造方法
US20220181199A1 (en) * 2020-04-27 2022-06-09 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device
US11404305B1 (en) * 2021-03-23 2022-08-02 United Microelectronics Corp. Manufacturing method of isolation structures for semiconductor devices
CN116525544A (zh) * 2022-01-20 2023-08-01 联华电子股份有限公司 半导体装置的制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
TWI277199B (en) * 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4579512B2 (ja) * 2003-07-15 2010-11-10 セイコーエプソン株式会社 半導体装置およびその製造方法
KR20050015889A (ko) 2003-08-14 2005-02-21 삼성전자주식회사 문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법
KR100567333B1 (ko) 2003-08-22 2006-04-04 동부아남반도체 주식회사 반도체 소자의 제조 방법
DE10345346B4 (de) * 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
DE102004003084B3 (de) * 2004-01-21 2005-10-06 Infineon Technologies Ag Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
US7271083B2 (en) * 2004-07-22 2007-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. One-transistor random access memory technology compatible with metal gate process
KR100562153B1 (ko) * 2004-07-23 2006-03-17 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP4947931B2 (ja) 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
CN100573870C (zh) 2004-08-12 2009-12-23 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法
US20060043522A1 (en) * 2004-08-24 2006-03-02 Trivedi Jigish D Dual depth trench isolation
KR100632068B1 (ko) 2005-08-02 2006-10-04 동부일렉트로닉스 주식회사 반도체 소자의 모스 트랜지스터 제조 방법
JP4791799B2 (ja) * 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
CN100461375C (zh) * 2005-12-05 2009-02-11 中芯国际集成电路制造(上海)有限公司 制造用于闪存半导体器件的隔离结构的方法
US20080160707A1 (en) * 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating sesmiconductor device
KR20080060575A (ko) 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성방법
US8072035B2 (en) * 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
KR100966957B1 (ko) * 2008-02-22 2010-06-30 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR20090126849A (ko) * 2008-06-05 2009-12-09 주식회사 동부하이텍 반도체 소자 및 이를 위한 ｓｔｉ 형성 방법
KR101717548B1 (ko) * 2010-04-09 2017-03-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN102916024B (zh) * 2012-10-08 2015-12-02 上海华力微电子有限公司 一种形成双深度隔离沟槽的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102386143B1 (ko) * 2021-04-15 2022-04-12 주식회사 키파운드리 디스플레이 드라이버 반도체 장치 및 그 제조 방법

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