JP2019165094A - 半導体装置 - Google Patents

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Kanako Komatsu
香奈子 小松
石井　良明
Yoshiaki Ishii
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】耐圧とオン抵抗とのバランスが優れた半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられた第１素子分離絶縁体と、前記半導体基板上に設けられ、前記第１素子分離絶縁体よりも厚い第２素子分離絶縁体と、を備える。前記第２素子分離絶縁体は、前記第１素子分離絶縁体を挟む位置に配置されている。【選択図】図２

Description

実施形態は、半導体装置に関する。
ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）において、耐圧を確保するために、ドレインとチャネルとの間にＳＴＩ（Shallow Trench Isolation：素子分離絶縁体）を設ける技術が提案されている。一方、ＳＴＩが存在することにより、オン抵抗が増加する。
米国特許公報９，５７６，９４８号明細書
実施形態の目的は、耐圧とオン抵抗とのバランスが優れた半導体装置を提供することである。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた第１素子分離絶縁体と、前記半導体基板上に設けられ、前記第１素子分離絶縁体よりも厚い第２素子分離絶縁体と、を備える。前記第２素子分離絶縁体は、前記第１素子分離絶縁体を挟む位置に配置されている。
第１の実施形態に係る半導体装置を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 第２の実施形態に係る半導体装置を示す平面図である。 図３に示すＢ−Ｂ’線による断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 図５に示すＣ−Ｃ’線による断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す断面図である。 第６の実施形態に係る半導体装置を示す断面図である。 第７の実施形態に係る半導体装置を示す断面図である。 第８の実施形態に係る半導体装置を示す断面図である。 （ａ）は第９の実施形態に係る半導体装置を示す斜視断面図であり、（ｂ）はその平面図である。 （ａ）〜（ｃ）は、第１０の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１０の実施形態に係る半導体装置の製造方法を示す断面図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、半導体基板としてのシリコン基板１０が設けられている。シリコン基板１０は例えば単結晶のシリコン（Ｓｉ）からなり、その導電形はｐ形である。シリコン基板１０上の一部には、導電形がｎ形のディープｎウェル１１が設けられている。
ディープｎウェル１１上の中央部分には、導電形がｐ形のドリフト層１２、及び、導電形がｐ形のｐウェル１３が設けられている。ｐウェル１３の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。なお、「不純物濃度」とは、シリコン中においてキャリアとなる不純物の濃度である。上方、すなわち、シリコン基板１０の上面に対して垂直な方向から見て、ドリフト層１２及びｐウェル１３の形状は短冊状である。ｐウェル１３はドリフト層１２の中央部を貫通し、ｐウェル１３の下面はドリフト層１２の下面よりも下方に位置している。ｐウェル１３上には、導電形がｐ形のドレインコンタクト層１４が設けられている。ドレインコンタクト層１４の不純物濃度は、ｐウェル１３の不純物濃度よりも高い。
ディープｎウェル１１上の周辺部分には、導電形がｎ形のｎウェル１５が設けられている。上方から見て、ｎウェル１５の形状は、ドリフト層１２及びｐウェル１３を囲む長方形の枠状である。ｎウェル１５は、ドリフト層１２から離隔しており、ディープｎウェル１１の外面からも離隔している。ドリフト層１２とｎウェル１５との間には、ディープｎウェル１１の部分１１ａが配置されている。
ｎウェル１５上の一部には、導電形がｐ形のソース層１６が設けられている。ソース層１６上の一部には、導電形がｐ形のソースコンタクト層１７が設けられている。ソースコンタクト層１７の不純物濃度はソース層１６の不純物濃度よりも高い。ｎウェル１５上の他の一部には、導電形がｎ形のボディ層１８が設けられている。ボディ層１８の不純物濃度はｎウェル１５の不純物濃度よりも高い。ボディ層１８はソース層１６に接している。ボディ層１８上の一部には、導電形がｎ形のボディコンタクト層１９が設けられている。ボディコンタクト層１９の不純物濃度はボディ層１８の不純物濃度よりも高い。ボディコンタクト層１９はソースコンタクト層１７に接している。上方から見て、ソース層１６、ソースコンタクト層１７、ボディ層１８及びボディコンタクト層１９の形状は、ｎウェル１５に内包された枠状である。
また、シリコン基板１０上におけるディープｎウェル１１から離隔した領域には、導電形がｐ形のｐウェル２０が設けられている。ｐウェル２０上には、導電形がｐ形の基板コンタクト層２１が設けられている。
シリコン基板１０上には、素子分離絶縁体として、ＳＴＩ３１及びＳＴＩ３２が設けられている。ＳＴＩ３１及びＳＴＩ３２の形状は二重の長方形の枠状であり、ＳＴＩ３１が内側に配置され、ＳＴＩ３２が外側に配置されている。すなわち、ＳＴＩ３２はＳＴＩ３１を挟む位置に配置されており、ＳＴＩ３１を囲んでいる。ＳＴＩ３１はドリフト層１２の上層部分内に設けられており、ｐウェル１３の上部及びドレインコンタクト層１４を囲んでいる。
ＳＴＩ３２はディープｎウェル１１の外縁に沿って配置されている。ディープｎウェル１１の外縁はＳＴＩ３２の底面に接している。ＳＴＩ３２は、ｎウェル１５上、ディープｎウェル１１上、シリコン基板１０上及びｐウェル２０上にわたって配置されている。ＳＴＩ３２の内側面は、ボディコンタクト層１９、ボディ層１８、ｎウェル１５に接している。ＳＴＩ３２の底面は、ｎウェル１５、ディープｎウェル１１、シリコン基板１０、ｐウェル２０に接している。ＳＴＩ３２の外側面は、ｐウェル２０及び基板コンタクト層２１に接している。以後、ＳＴＩ３２によって囲まれた領域を「素子領域」という。
ＳＴＩ３１及びＳＴＩ３２は、共にシリコン酸化物（ＳｉＯ）により形成されている。ＳＴＩ３１の上面とＳＴＩ３２の上面は、略同一平面に位置する。一方、ＳＴＩ３２の下面はＳＴＩ３１の下面よりも下方に位置している。すなわち、ＳＴＩ３２はＳＴＩ３１よりも厚い。ＳＴＩ３１の厚さをｔ１、ＳＴＩ３２の厚さをｔ２とすると、ｔ１＜ｔ２である。一例では、厚さｔ１は８０μｍであり、厚さｔ２は３００μｍである。
シリコン基板１０上には、例えばシリコン酸化物からなるゲート絶縁膜４１が設けられており、ゲート絶縁膜４１上にはゲート電極４２が設けられている。ゲート電極４２は、ＳＴＩ３１の直上域から、ドリフト層１２の直上域、部分１１ａの直上域、ｎウェル１５の直上域にわたって配置されている。上方から見て、ゲート電極４２の形状は、ＳＴＩ３１の外縁の直上域を含む枠状である。
シリコン基板１０上には、ゲート電極４２を覆うように、層間絶縁膜４３が設けられている。層間絶縁膜４３内には、コンタクト４４〜４７が設けられている。コンタクト４４の下端はドレインコンタクト層１４に接続されている。コンタクト４５の下端はソースコンタクト層１７及びボディコンタクト層１９に接続されている。コンタクト４６の下端は基板コンタクト層２１に接続されている。コンタクト４７の下端はゲート電極４２に接続されている。
また、層間絶縁膜４３内には、配線４８〜５１が設けられている。配線４８はコンタクト４４の上端に接続されている。配線４９はコンタクト４５の上端に接続されている。配線５０はコンタクト４６の上端に接続されている。配線５１はコンタクト４７の上端に接続されている。
このような構成により、半導体装置１においては、ＳＴＩ３２によって区画された素子領域内に、ｐチャネル形のＤＭＯＳ６１が形成されている。各ＤＭＯＳ６１はＳＴＩ３１を含む。ＤＭＯＳ６１においては、ディープｎウェル１１の部分１１ａ及びｎウェル１５により、チャネル領域が形成される。なお、図１及び図２において、便宜上、ＤＭＯＳ６１のソース側に「Ｓ」、ドレイン側に「Ｄ］との符号を付す。後述する他の図についても、同様である。
次に、本実施形態に係る半導体装置１の動作について説明する。
ＤＭＯＳ６１においては、ドレインコンタクト層１４とチャネル領域との間にＳＴＩ３１が設けられているため、ドレインコンタクト層１４からソースコンタクト層１７に流れるオン電流は、ＳＴＩ３１の下方を迂回して流れる。このため、ＤＭＯＳ６１はドレイン−ゲート間の距離が長く、耐圧が高い。
一方、ＤＭＯＳ６１は、ＳＴＩ３２によって周囲から区画されている。これにより、ＤＭＯＳ６１の素子終端における耐圧が向上する。
なお、仮に、ＳＴＩ３２をＳＴＩ３１と同程度に薄くすると、ＤＭＯＳ６１の素子終端における耐圧を確保するために、ｎウェル１５とｐウェル２０との距離を長くする必要がある。これにより、半導体装置１の小型化が阻害される。一方、ＳＴＩ３１をＳＴＩ３２と同程度に厚くすると、ＤＭＯＳ６１の耐圧は向上するものの、オン電流の抵抗（以下、「オン抵抗」という）が高くなってしまう。また、ＳＴＩ３２の角部においてインパクトイオンが発生し、正孔が蓄積されやすくなる。
本実施形態においては、ＳＴＩ３２をＳＴＩ３１よりも厚くしている。これにより、ＳＴＩ３１とＳＴＩ３２の厚さを、それぞれ、最適に設定することができる。すなわち、ＳＴＩ３２を十分に厚くすることにより、ディープｎウェル１１とｐウェル２０との距離を短くしても、ＤＭＯＳ６１を周囲から分離することができ、半導体装置１の小型化を図ることができる。また、ＳＴＩ３１の厚さを適切に選択することにより、ＤＭＯＳ６１の耐圧とオン抵抗のバランスを、要求される仕様に適合させることができる。このように、本実施形態によれば、耐圧とオン抵抗とのバランスが優れたＤＭＯＳ６１を実現することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を示す平面図である。
図４は、図３に示すＢ−Ｂ’線による断面図である。
なお、図３及び図４においては、図を簡略化するために、主要な構成要素のみを示している。
図３及び図４に示すように、本実施形態に係る半導体装置２においては、ＳＴＩ３２によって囲まれた素子領域内に、複数のＤＭＯＳ６１が設けられている。各ＤＭＯＳ６１の構成は、前述の第１の実施形態において説明したとおりである。各ＤＭＯＳ６１においては、ドレインとチャネルとの間にＳＴＩ３１が設けられている。ＳＴＩ３１はＳＴＩ３２よりも薄い。すなわち、半導体装置２においては、相対的に厚いＳＴＩ３２に囲まれた素子領域内に、相対的に薄いＳＴＩ３１が複数設けられている。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図５は、本実施形態に係る半導体装置を示す平面図である。
図６は、図５に示すＣ−Ｃ’線による断面図である。
なお、図５及び図６においては、図を簡略化するために、主要な構成要素のみを示している。
図５及び図６に示すように、本実施形態に係る半導体装置３においては、ＳＴＩ３２によって囲まれた素子領域内に、複数のＤＭＯＳ６２と複数のＤＭＯＳ６３が形成されている。ＤＭＯＳ６２とＤＭＯＳ６３は交互に配列されている。ＤＭＯＳ６２においては、ドレインとチャネルとの間にＳＴＩ３３が設けられている。ＤＭＯＳ６３においては、ドレインとチャネルとの間にＳＴＩ３４が設けられている。従って、ＳＴＩ３３とＳＴＩ３４は交互に配列されている。ＳＴＩ３４はＳＴＩ３３よりも厚く、ＳＴＩ３２よりも薄い。すなわち、ＳＴＩ３２の厚さをｔ２とし、ＳＴＩ３３の厚さをｔ３とし、ＳＴＩ３４の厚さをｔ４とすると、ｔ３＜ｔ４＜ｔ２である。
ＳＴＩ３４はＳＴＩ３３よりも厚いため、ＤＭＯＳ６３はＤＭＯＳ６２よりも耐圧が高い。また、ＤＭＯＳ６３はＤＭＯＳ６２よりもオン抵抗が高く、電流が流れにくい。このため、同じ条件で駆動させたときに、ＤＭＯＳ６３の発熱量はＤＭＯＳ６２の発熱量よりも小さい。
本実施形態によれば、ＳＴＩ３３とＳＴＩ３４とで厚さを異ならせることにより、相互に特性が異なるＤＭＯＳ６２とＤＭＯＳ６３とを作り分けることができる。また、深いＳＴＩ３２によって周囲を囲むことにより、周辺領域から確実に分離することができる。
また、本実施形態によれば、相対的に発熱量が大きいＤＭＯＳ６２と相対的に発熱量が小さいＤＭＯＳ６３とを交互に配置することにより、発熱源を分散し、全体の温度を均一化することができる。このため、半導体装置３は耐熱性が高い。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す断面図である。
なお、図７においては、ＳＴＩの位置と深さの関係のみを模式的に示している。後述する図８〜図１１についても同様である。
図７に示すように、本実施形態に係る半導体装置４においては、ＳＴＩ３２によって囲まれた素子領域内において、中央部に相対的に発熱量が小さいＤＭＯＳ６３を配置し、両端部に相対的に発熱量が大きいＤＭＯＳ６２を配置している。すなわち、素子領域の中央部にＳＴＩ３４が設けられており、素子領域の両端部にＳＴＩ３３が設けられている。
一般に、素子領域においては、中央部に近いほど冷却されにくく温度が上昇しやすい。本実施形態によれば、素子領域の中央部に相対的に発熱量が小さいＤＭＯＳ６３を配置することにより、中央部における温度上昇を抑制することができる。一方、相対的に発熱量が大きいＤＭＯＳ６２は、素子領域の両端部に配置することにより、効率よく排熱することができる。この結果、素子領域内の温度分布を均一化し、半導体装置４の耐熱性を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す断面図である。
図８に示すように、本実施形態に係る半導体装置５においては、ＳＴＩ３２（図７参照）によって囲まれた素子領域内において、中央部に配置されたＤＭＯＳ６０ほどＳＴＩ３０が深くなっている。これにより、素子領域の中央部に配置されたＤＭＯＳ６０ほど発熱量が小さくなる。この結果、素子領域内の温度分布を均一化し、半導体装置５の耐熱性を向上させることができる。なお、図８には、ＳＴＩ３０の厚さを３水準しか示していないが、４水準以上であってもよい。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
図９は、本実施形態に係る半導体装置を示す断面図である。
図９に示すように、本実施形態に係る半導体装置６においては、ＳＴＩ３２（図７参照）によって囲まれた素子領域内において、終端部の近くに配置されたＤＭＯＳ６０ほどＳＴＩ３０が深くなっている。なお、図９には、ＳＴＩ３０の厚さを３水準しか示していないが、４水準以上であってもよい。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第７の実施形態）
次に、第７の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体装置７においては、素子領域Ｒ１及びＲ２が設定されている。素子領域Ｒ１においては複数のＤＭＯＳ６２が設けられており、素子領域Ｒ２においては複数のＤＭＯＳ６３が設けられている。前述の如く、ＤＭＯＳ６２にはＳＴＩ３３が設けられており、ＤＭＯＳ６３にはＳＴＩ３４が設けられている。なお、素子領域Ｒ１の周囲、及び、素子領域Ｒ２の周囲には、ＳＴＩ３２（図７参照）が設けられていてもよい。
本実施形態においても、前述の第３の実施形態と同様に、特性が異なる２種類のＤＭＯＳを作り分けることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第８の実施形態）
次に、第８の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置８においては、素子領域Ｒ１、Ｒ２及びＲ３が設けられている。素子領域Ｒ１においては複数のＤＭＯＳ６２が設けられており、素子領域Ｒ２においては複数のＤＭＯＳ６３が設けられている。また、素子領域Ｒ３においては、複数のＤＭＯＳ６４が設けられている。素子領域Ｒ１の周囲、素子領域Ｒ２の周囲、及び、素子領域Ｒ３の周囲には、それぞれ、ＳＴＩ３２が設けられている。
前述の第７の実施形態と同様に、ＤＭＯＳ６２にはＳＴＩ３３が設けられており、ＤＭＯＳ６３にはＳＴＩ３４が設けられている。また、ＤＭＯＳ６４にはＳＴＩ３５が設けられている。ＳＴＩ３５はＳＴＩ３４よりも厚く、ＳＴＩ３２よりも薄い。すなわち、ＳＴＩ３２の厚さをｔ２とし、ＳＴＩ３３の厚さをｔ３とし、ＳＴＩ３４の厚さをｔ４とし、ＳＴＩ３５の厚さをｔ５とすると、ｔ３＜ｔ４＜ｔ５＜ｔ２である。ＳＴＩが深いほど、ＤＭＯＳの耐圧は高くなり、オン抵抗は高くなり、発熱量は少なくなる。
本実施形態によれば、特性が異なる３種類のＤＭＯＳを混在させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第９の実施形態）
次に、第９の実施形態について説明する。
図１２（ａ）は本実施形態に係る半導体装置を示す斜視断面図であり、（ｂ）はその平面図である。
なお、図１２（ａ）及び（ｂ）においては、ゲート絶縁膜４１、層間絶縁膜４３、コンタクト４４〜４７、配線４８〜５１は、図示を省略している。
図１２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置９においては、ゲート電極４２の形状が櫛状である。すなわち、ゲート電極４２においては、ソース層１６が延びる方向（以下、「奥行方向」という）に延びる１本の本体部４２ａと、本体部４２ａからドレインコンタクト層１４に向かって延びる複数本の歯部４２ｂが設けられている。歯部４２ｂは奥行方向に沿って周期的に配列されている。
そして、各歯部４２ｂの根元部分を除く部分の直下域を含む領域には、相対的に厚いＳＴＩ３４が設けられており、ＳＴＩ３４の間には、相対的に薄いＳＴＩ３３が設けられている。これにより、ゲート電極４２の下方において、ＳＴＩ３４とＳＴＩ３３が奥行方向に沿って交互に且つ周期的に配列されている。ＳＴＩ３４とＳＴＩ３３は相互に接している。
本実施形態によれば、上下方向及びソース−ドレイン方向の２次元ではなく、奥行方向も含めた３次元の空間において、電界の集中を緩和し、耐圧とオン抵抗のバランスが優れたＤＭＯＳを実現することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第１０の実施形態）
次に、第１０の実施形態について説明する。
図１３（ａ）〜（ｃ）、図１４（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
本実施形態においては、前述の第７の実施形態に係る半導体装置の製造方法のうち、ＳＴＩの形成方法について説明する。なお、図１３（ａ）〜（ｃ）、図１４（ａ）及び（ｂ）においては、図を簡略化するために、素子領域毎に１つのＳＴＩを示す。
先ず、図１３（ａ）に示すように、シリコン基板１０上にシリコン酸化膜７１を形成し、その上に、ハードマスク膜７２を形成する。ハードマスク膜７２は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長法）によりシリコン酸化物を堆積させるか、又は、シリコン窒化物（ＳｉＮ）を堆積させることにより形成する。次に、レジスト膜７３を形成する。レジスト膜７３においては、素子領域Ｒ１及び素子領域Ｒ２に開口部７４を形成する。
次に、図１３（ｂ）に示すように、レジスト膜７３をマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、ハードマスク膜７２がパターニングされ、続けてシリコン酸化膜７１がパターニングされる。
次に、図１３（ｃ）に示すように、ハードマスク膜７２及びシリコン酸化膜７１をマスクとして、ＲＩＥ等のエッチングを施す。これにより、シリコン基板１０の上面に、凹部７５及び７６が形成される。凹部７５は素子領域Ｒ１に形成され、凹部７６は素子領域Ｒ２に形成される。
次に、図１４（ａ）に示すように、素子領域Ｒ１を覆い、素子領域Ｒ２を露出するように、レジスト膜７７を形成する。
次に、図１４（ｂ）に示すように、レジスト膜７７、ハードマスク膜７２及びシリコン酸化膜７１をマスクとして、ＲＩＥ等のエッチングを施す。これにより、凹部７６の底面がエッチングされて、凹部７６がより深くなる。このとき、凹部７５はレジスト膜７７によって覆われているため、凹部７５の底面はエッチングされず、深さは変わらない。
次に、レジスト膜７７を除去する。次に、全面にシリコン酸化物を堆積させて、上面にＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、凹部７５内にＳＴＩ３３（図１０参照）が埋め込まれ、凹部７６内にＳＴＩ３４（図１０参照）が埋め込まれると共に、シリコン基板１０における凹部７５及び凹部７６を除く部分上から、ハードマスク膜７２及びシリコン酸化膜７１が除去される。このようにして、シリコン基板１０の上層部分に、深さが相互に異なるＳＴＩ３３及びＳＴＩ３４が形成される。また、上述の工程を繰り返すことにより、深さが相互に異なる３種類以上のＳＴＩを作り分けることもできる。
以上説明した実施形態によれば、耐圧とオン抵抗とのバランスが優れた半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
また、前述の各実施形態においては、半導体装置にＤＭＯＳを設ける例を示したが、これには限定されない。例えば、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）、ＤＥＭＯＳ（Drain Extended MOS：ドレイン拡張型ＭＯＳ）、ＥＤＭＯＳ（Extended Drain MOS：直交ゲートドレイン拡張ＭＯＳ）、又は、高耐圧ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を設けてもよい。
更に、前述の各実施形態においては、半導体基板としてシリコン基板を用いる例を示したが、これには限定されない。半導体基板は、例えば、ＳｉＣ基板、ＳｉＧｅ基板、又は、化合物半導体基板であってもよい。
１、２、３、４、５、６、７、８、９：半導体装置
１０：シリコン基板
１１：ディープｎウェル
１１ａ：部分
１２：ドリフト層
１３：ｐウェル
１４：ドレインコンタクト層
１５：ｎウェル
１６：ソース層
１７：ソースコンタクト層
１８：ボディ層
１９：ボディコンタクト層
２０：ｐウェル
２１：基板コンタクト層
３０、３１、３２、３３、３４、３５：ＳＴＩ（素子分離絶縁体）
４１：ゲート絶縁膜
４２：ゲート電極
４２ａ：本体部
４２ｂ：歯部
４３：層間絶縁膜
４４、４５、４６、４７：コンタクト
４８、４９、５０、５１：配線
６１、６２、６３、６４：ＤＭＯＳ
７１：シリコン酸化膜
７２：ハードマスク膜
７３：レジスト膜
７４：開口部
７５、７６：凹部
７７：レジスト膜
Ｒ１、Ｒ２、Ｒ３：素子領域
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５：厚さ

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に設けられた第１素子分離絶縁体と、
    前記半導体基板上に設けられ、前記第１素子分離絶縁体よりも厚い第２素子分離絶縁体と、
    を備え、
    前記第２素子分離絶縁体は、前記第１素子分離絶縁体を挟む位置に配置された半導体装置。
  2. 上方から見て、前記第２素子分離絶縁体は、前記第１素子分離絶縁体を囲んでいる請求項１記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板上に設けられた複数の第１素子分離絶縁体と、
    前記半導体基板上に設けられ、前記第１素子分離絶縁体よりも厚い複数の第２素子分離絶縁体と、
    を備え、
    前記第１素子分離絶縁体と前記第２素子分離絶縁体は交互に配列されている半導体装置。
  4. 半導体基板と、
    前記半導体基板上に設けられた２つの第１素子分離絶縁体と、
    前記半導体基板上に設けられ、前記第１素子分離絶縁体よりも厚い第２素子分離絶縁体と、
    を備え、
    前記２つの第１素子分離絶縁体は、前記第２素子分離絶縁体を挟む位置に配置された半導体装置。
  5. 半導体基板と、
    前記半導体基板上の第１素子領域に設けられた複数の第１素子分離絶縁体と、
    前記半導体基板上の第２素子領域に設けられ、前記第１素子分離絶縁体よりも厚い複数の第２素子分離絶縁体と、
    を備えた半導体装置。
  6. 前記半導体基板上に設けられた第１導電形のソース層と、
    前記半導体基板上に設けられた第１導電形のドレイン層と、
    をさらに備え、
    前記半導体基板の少なくとも上層部分は第２導電形であり、
    前記第１素子分離絶縁体は、前記ドレイン層と、前記半導体基板における前記ソース層と前記ドレイン層との間のチャネル領域との間に配置されている請求項１〜５のいずれか１つに記載の半導体装置。
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