JP7175864B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）において、耐圧を確保するために、ドレインとチャネルとの間にＳＴＩ（Shallow Trench Isolation：素子分離絶縁体）を設ける技術が提案されている。一方、ＳＴＩが存在することにより、オン抵抗が増加する。
特開２０１５－２１６２１８号公報
実施形態の目的は、耐圧とオン抵抗とのバランスが優れた半導体装置を提供することである。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた絶縁部材と、前記半導体基板上及び前記絶縁部材上に設けられた電極と、を備える。前記絶縁部材は、複数の第１部分と、前記第１部分よりも薄い複数の第２部分と、を有する。前記半導体基板の上面における前記絶縁部材と接していない領域に平行な第１方向に沿って、前記第１部分と前記第２部分は交互に配列されている。
第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す一部拡大平面図である。 （ａ）は図２に示すＡ－Ａ’線による断面図であり、（ｂ）は図２に示すＢ－Ｂ’線による断面図である。 第１の実施形態に係る半導体装置を示す斜視断面図である。 第２の実施形態に係る半導体装置を示す一部拡大平面図である。 （ａ）は図５に示すＡ－Ａ’線による断面図であり、（ｂ）は図５に示すＢ－Ｂ’線による断面図である。 第２の実施形態に係る半導体装置を示す斜視断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す斜視断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す斜視断面図である。 （ａ）及び（ｂ）は、第５の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す斜視断面図である。 （ａ）及び（ｂ）は、第６の実施形態に係る半導体装置を示す断面図である。 第６の実施形態に係る半導体装置を示す斜視断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置を示す一部拡大平面図である。
図３（ａ）は図２に示すＡ－Ａ’線による断面図であり、（ｂ）は図２に示すＢ－Ｂ’線による断面図である。
図４は、本実施形態に係る半導体装置を示す斜視断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、図３（ａ）及び（ｂ）においては、図を見やすくするために、後述するシリコン基板１０、絶縁部材３２の第１部分３３及び第２部分３４、ゲート電極４２のみを示している。図６（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）についても同様である。また、図間において、各構成要素の縦横比は必ずしも一致していない。
図１、図２、図３（ａ）及び（ｂ）、図４に示すように、本実施形態に係る半導体装置１においては、半導体基板としてのシリコン基板１０が設けられている。シリコン基板１０は例えば単結晶のシリコン（Ｓｉ）からなる。シリコン基板１０の上層部分の一部には、導電形がｎ形のディープｎウェル１１が設けられている。なお、シリコン基板１０におけるディープｎウェル１１を囲む部分の導電形は、ｐ形であってもよい。
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行であって、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向を「上下方向」ともいう。Ｚ方向のうち、上面１０ａを基準としてシリコン基板１０から離れる方向を「上」ともいい、シリコン基板１０の内部に向かう方向を「下」ともいう。
ディープｎウェル１１上の中央部分には、導電形がｐ形のドリフト層１２、及び、導電形がｐ形のｐウェル１３が設けられている。ｐウェル１３の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。なお、「不純物濃度」とは、シリコン中においてキャリアとなる不純物の濃度である。上方から見て、ドリフト層１２及びｐウェル１３の形状は、例えば、Ｙ方向に延びる短冊状である。図４に示す例では、ｐウェル１３はドリフト層１２の中央部を貫通し、ｐウェル１３の下面はドリフト層１２の下面よりも下方に位置している。但し、これには限定されず、ｐウェル１３の下面はドリフト層１２の下面よりも上方に位置していてもよい。ｐウェル１３上には、導電形がｐ形のドレインコンタクト層１４が設けられている。ドレインコンタクト層１４の不純物濃度は、ｐウェル１３の不純物濃度よりも高い。ドレインコンタクト層１４も、シリコン基板１０の上面１０ａに平行なＹ方向に延びている。
ディープｎウェル１１上の周辺部分には、導電形がｎ形のｎウェル１５が設けられている。上方から見て、ｎウェル１５の形状は、例えば、ドリフト層１２及びｐウェル１３を囲む長方形の枠状である。ｎウェル１５は、ドリフト層１２から離隔しており、ディープｎウェル１１の外面からも離隔している。ドリフト層１２とｎウェル１５との間には、ディープｎウェル１１の部分１１ａが配置されている。
ｎウェル１５上の一部には、導電形がｐ形のソース層１６が設けられている。ソース層１６上の一部には、導電形がｐ形のソースコンタクト層１７が設けられている。ソースコンタクト層１７の不純物濃度はソース層１６の不純物濃度よりも高い。ソースコンタクト層１７は、シリコン基板１０の上面１０ａに平行なＹ方向に延びている。ｎウェル１５上の他の一部には、導電形がｎ形のボディ層１８が設けられている。ボディ層１８の不純物濃度はｎウェル１５の不純物濃度よりも高い。ボディ層１８はソース層１６に接している。ボディ層１８上の一部には、導電形がｎ形のボディコンタクト層１９が設けられている。ボディコンタクト層１９の不純物濃度はボディ層１８の不純物濃度よりも高い。ボディコンタクト層１９はソースコンタクト層１７に接している。
上方から見て、ソース層１６、ソースコンタクト層１７、ボディ層１８及びボディコンタクト層１９の形状は、例えば、ｎウェル１５に内包された枠状である。ディープｎウェル１１、ドリフト層１２、ｐウェル１３、ドレインコンタクト層１４、ｎウェル１５、ソース層１６、ソースコンタクト層１７、ボディ層１８及びボディコンタクト層１９は、シリコン基板１０の一部である。
シリコン基板１０上には、素子分離絶縁体として、ＳＴＩ（Shallow Trench Isolation）３１が設けられている。ＳＴＩ３１は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。上方から見て、ＳＴＩ３１の形状は例えば長方形の枠状であり、ディープｎウェル１１の外縁に沿って配置されている。ディープｎウェル１１の外縁はＳＴＩ３１の底面に接している。以後、ＳＴＩ３１によって囲まれた領域を「素子領域」という。
シリコン基板１０上には、絶縁部材３２が設けられている。絶縁部材３２は、例えば、シリコン酸化物により形成されている。絶縁部材３２には、複数の第１部分３３と、複数の第２部分３４が設けられている。絶縁部材３２は、ドレインコンタクト層１４とソースコンタクト層１７との間又はその直上域に配置されており、例えば、ドレインコンタクト層１４とディープｎウェル１１の部分１１ａとの間又はその直上域に配置されている。隣り合う第１部分３３と第２部分３４は相互に接している。
Ｚ方向（上下方向）において、第１部分３３の半分以上は、シリコン基板１０内に配置されている。例えば、Ｚ方向において、第１部分３３の略全体がシリコン基板１０内に配置されている。また、第１部分３３の上面３３ａには、シリコン基板１０によって覆われていない領域が存在する。例えば、上面３３ａの全体がシリコン基板１０によって覆われていない。例えば、第１部分３３はＳＴＩ３１と同じ工程で形成されたものである。
Ｚ方向において、第２部分３４の半分以上は、シリコン基板１０の上面１０ａにおける絶縁部材３２と接していない領域よりも上方に位置している。例えば、Ｚ方向において、第２部分３４の略全体が上面１０ａにおける絶縁部材３２と接していない領域よりも上方に位置している。このため、第１部分３３の上面３３ａは第２部分３４の上面３４ａよりも下方に位置し、第１部分３３の下面３３ｂは第２部分３４の下面３４ｂよりも下方に位置する。例えば、Ｚ方向において、第１部分３３の上面３３ａの位置は、第２部分３４の下面３４ｂの位置と略同じである。第２部分３４は、例えば、ステップドオキサイド（ＳＴＯ）であり、ＳＴＩ３１とは異なる工程で形成されたものである。
上方から見て、第１部分３３と第２部分３４はＹ方向に沿って交互に配列されている。すなわち、シリコン基板１０（半導体基板）の上面１０ａにおける絶縁部材３２と接していない領域に平行なＹ方向（第１方向）に沿って、第１部分３３と第２部分３４は交互に配列されている。例えば、第１部分３３と第２部分３４は周期的に配列されている。隣り合う第１部分３３と第２部分３４は互いに接している。第２部分３４の厚さｔ２は、第１部分３３の厚さｔ１よりも薄い。すなわち、ｔ２＜ｔ１である。なお、「厚さ」とは、Ｚ方向における長さを意味する。
シリコン基板１０上には、例えばシリコン酸化物からなるゲート絶縁膜４１が設けられており、ゲート絶縁膜４１上及び絶縁部材３２上には、ゲート電極４２が設けられている。ゲート電極４２は、少なくとも、ｎウェル１５の直上域、ディープｎウェル１１の部分１１ａの直上域、ドリフト層１２の直上域、絶縁部材３２の第１部分３３の直上域、及び、絶縁部材３２の第２部分３４の直上域にわたって配置されている。ゲート絶縁膜４１は、絶縁部材３２の第２部分３４よりも薄い。
ゲート電極４２の側面上及び絶縁部材３２の第２部分３４の側面上には、側壁が設けられている。但し、各図においては、図を見やすくするために、側壁は図示を省略している。後述する他の実施形態においても同様である。側壁は絶縁材料からなり、例えば、シリコン酸化層とシリコン窒化層の積層体である。ゲート絶縁膜４１は、例えば、シリコン基板１０とゲート電極４２との間、シリコン基板１０と側壁との間、及び、シリコン基板１０と第２部分３４との間に配置されている。一方、ゲート絶縁膜４１は、シリコン基板１０と第１部分３３との間には配置されていない。なお、ゲート絶縁膜４１は、シリコン基板１０と第１部分３３との間に配置されていてもよい。
上方から見て、ゲート電極４２の概略的な形状は、例えば、絶縁部材３２の外縁の直上域を含む枠状である。すなわち、ゲート電極４２には、Ｘ方向に延びる一対のＸ辺部と、Ｙ方向に延びる一対のＹ辺部が設けられている。各Ｙ辺部の形状は櫛状である。より詳細には、ゲート電極４２の各Ｙ辺部において、Ｙ方向に延びる帯状の基部４２ａと、基部４２ａからｐウェル１３側（ドレイン側）に向かってＸ方向に延出した複数の歯部４２ｂが設けられている。複数の歯部４２ｂは、Ｙ方向に沿って、相互に離隔して、例えば周期的に配列されている。
上下方向において、すなわち、上方から見て、ゲート電極４２の基部４２ａにおけるドレイン側の部分は、絶縁部材３２の第１部分３３及び第２部分３４の双方と重なっている。また、上下方向において、歯部４２ｂは第１部分３３と重なり、第２部分３４は歯部４２ｂ間に位置している。基部４２ａにおける絶縁部材３２の第２部分３４を覆う部分には、第２部分３４の形状を反映した突起部４２ｃが形成されていてもよい。なお、突起部４２ｃは形成されていなくてもよい。
シリコン基板１０上には、ゲート電極４２を覆うように、層間絶縁膜（図示せず）が設けられている。層間絶縁膜内には、複数のコンタクト（図示せず）及び複数の配線（図示せず）が設けられている。配線は、コンタクトを介して、ドレインコンタクト層１４、ソースコンタクト層１７、ボディコンタクト層１９、及び、ゲート電極４２等に接続されている。
このような構成により、半導体装置１においては、ＳＴＩ３１によって区画された素子領域内に、ｐチャネル形のＤＭＯＳ６１が形成されている。ＤＭＯＳ６１は絶縁部材３２を含む。ＤＭＯＳ６１においては、ディープｎウェル１１の部分１１ａ及びｎウェル１５により、チャネル領域が形成される。なお、図１において、便宜上、ＤＭＯＳ６１のソース側に「Ｓ」、ドレイン側に「Ｄ］との符号を付す。ＤＭＯＳ６１において、ソースコンタクト層１７からドレインコンタクト層１４に向かう方向はＸ方向である。
次に、本実施形態に係る半導体装置１の動作及び効果について説明する。
ＤＭＯＳ６１においては、ドレインコンタクト層１４とチャネル領域との間に絶縁部材３２の第１部分３３が設けられているため、ドレインコンタクト層１４からソースコンタクト層１７に流れるオン電流の一部は、第１部分３３の下方を迂回して流れる。このため、ＤＭＯＳ６１はドレイン－ゲート間の距離が長く、耐圧が高い。
また、ゲート電極４２の歯部４２ｂが第１部分３３上に配置されているため、フィールドプレート効果によってドリフト層１２内の電界の集中を緩和しつつ、ゲート－ドレイン間の距離を確保し、耐圧を向上させることができる。
更に、オン電流の他の一部は、絶縁部材３２の第２部分３４の直下域を流れ、第１部分３３によって妨げられることがない。このため、ＤＭＯＳ６１のオン抵抗を低減することができる。この電流経路上において、ゲート電極４２の基部４２ａにおけるドレイン側の部分は、絶縁部材３２の第２部分３４上に配置されているため、ドリフト層１２内の電界の集中を緩和することができる。
本実施形態によれば、ＸＺ平面だけでなく、Ｙ方向も含めた３次元の空間において、電界の集中を緩和し、耐圧とオン抵抗のバランスが優れたＤＭＯＳを実現することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置を示す一部拡大平面図である。
図６（ａ）は図５に示すＡ－Ａ’線による断面図であり、（ｂ）は図５に示すＢ－Ｂ’線による断面図である。
図７は、本実施形態に係る半導体装置を示す斜視断面図である。
図５、図６（ａ）及び（ｂ）、図７に示すように、本実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１（図１～図４参照）と比較して、ゲート電極４２の替わりにゲート電極４３が設けられている点が異なっている。
上方から見て、ゲート電極４３の形状は、例えば、枠状である。ゲート電極４３には、Ｙ方向に延びるＹ辺部として、帯状部分４３ａが設けられている。帯状部分４３ａの両側面４３ｂは、Ｙ方向に直線状に延びている。すなわち、帯状部分４３ａには、ゲート電極４２のような歯部は設けられていない。また、帯状部分４３ａにおける絶縁部材３２の第２部分３４を覆う部分には、第２部分３４の形状を反映した突起部４３ｃが形成されていてもよい。なお、突起部４３ｃは形成されていなくてもよい。
絶縁部材３２の第２部分３４の厚さｔ２が十分に厚ければ、ゲート電極４３に歯部を設けなくても、必要な耐圧を確保することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。例えば、第２部分３４の厚さｔ２は、第１部分３３の厚さｔ１よりも薄い。すなわち、ｔ２＜ｔ１である。但し、本実施形態のように、ゲート電極４３の形状が帯状である場合は、第２部分３４の厚さｔ２は、第１部分３３の厚さｔ１と同じであってもよく、厚くてもよい。すなわち、ｔ２≧ｔ１であってもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。
図８（ａ）及び（ｂ）は、本実施形態に係る半導体装置を示す断面図である。
図９は、本実施形態に係る半導体装置を示す斜視断面図である。
図８（ａ）が示す断面の位置は、図５に示すＡ－Ａ’線に相当する位置であり、図８（ｂ）が示す断面の位置は、図５に示すＢ－Ｂ’線に相当する位置である。
図８（ａ）及び（ｂ）、図９に示すように、本実施形態に係る半導体装置３は、第２の実施形態に係る半導体装置２（図５、図６（ａ）及び（ｂ）、図７参照）と比較して、絶縁部材３２の替わりに、絶縁部材３５が設けられている点が異なっている。
絶縁部材３５においては、複数の第１部分３３と、複数の第２部分３６が設けられている。Ｚ方向において、第２部分３６の半分以上は、シリコン基板１０内に配置されている。例えば、Ｚ方向において、第２部分３６の略全体がシリコン基板１０内に配置されている。また、第２部分３６の上面３６ａには、シリコン基板１０によって覆われていない領域が存在する。例えば、上面３６ａの全体がシリコン基板１０によって覆われていない。第１部分３３の位置及び形状は、第２の実施形態と同様である。
したがって、Ｚ方向において、絶縁部材３５の半分以上、例えば概ね全体が、シリコン基板１０内に配置されている。また、絶縁部材３５の上面にはシリコン基板１０によって覆われていない領域が存在し、例えば、絶縁部材３５の上面の全体がシリコン基板１０によって覆われていない。例えば、第２部分３６は、半導体装置３に設けられたいずれかのＳＴＩと同じ工程で形成されたものである。Ｙ方向において、複数の第１部分３３と複数の第２部分３６は交互に配列されている。隣り合う第１部分３３と第２部分３６は相互に接している。第２部分３６の厚さｔ３は、第１部分３３の厚さｔ１よりも薄い。すなわち、ｔ３＜ｔ１である。なお、ゲート絶縁膜４１は第２部分３６よりも薄い。
また、第２の実施形態と同様に、ゲート電極４３には、Ｙ方向に延びる帯状部分４３ａが設けられている。帯状部分４３ａの両側面４３ｂはＹ方向に直線状に延びている。但し、帯状部分４３ａに突起部４３ｃ（図７参照）は形成されていない。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１０（ａ）及び（ｂ）は、本実施形態に係る半導体装置を示す断面図である。
図１１は、本実施形態に係る半導体装置を示す斜視断面図である。
図１０（ａ）が示す断面の位置は、図２に示すＡ－Ａ’線に相当し、図１０（ｂ）が示す断面の位置は、図２に示すＢ－Ｂ’線に相当する。
図１０（ａ）及び（ｂ）、図１１に示すように、本実施形態に係る半導体装置４は、第１の実施形態に係る半導体装置１（図１～図４参照）と比較して、絶縁部材３２の替わりに、絶縁部材３７が設けられている点が異なっている。Ｚ方向において、絶縁部材３７の半分以上、例えば、概ね、全体が、シリコン基板１０の上面１０ａにおける絶縁部材３７と接していない領域よりも上方に位置している。絶縁部材３７は、例えば、シリコン酸化物により形成されている。
絶縁部材３７においては、複数の第１部分３８と複数の第２部分３９がＹ方向に沿って交互に且つ例えば周期的に配列されている。隣り合う第１部分３８と第２部分３９は相互に接している。絶縁部材３７の第１部分３８及び第２部分３９は、例えば、いずれもステップドオキサイドである。第２部分３９の厚さｔ５は第１部分３８の厚さｔ４よりも薄い。すなわち、ｔ５＜ｔ４である。なお、ゲート絶縁膜４１は第２部分３９よりも薄い。第１部分３８の上面３８ａは、第２部分３９の上面３９ａよりも上方に位置している。Ｚ方向において、第１部分３８の下面３８ｂの位置は、第２部分３９の下面３９ｂの位置と略同じである。
半導体装置４には、ゲート電極４２が設けられている。上方から見て、ゲート電極４２の形状は、第１の実施形態に係る半導体装置１のゲート電極４２の形状と同様である。すなわち、ゲート電極４２のＹ辺部の形状は櫛状であり、Ｙ方向に延びる１本の基部４２ａと、基部４２ａからＸ方向のドレイン側に延出した複数の歯部４２ｂが設けられている。
基部４２ａにおける歯部４２ｂの反対側の部分は、ゲート絶縁膜４１を介して、シリコン基板１０上に配置されている。基部４２ａにおける歯部４２ｂ側の部分は、絶縁部材３７の第１部分３８及び第２部分３９の双方に乗り上げている。歯部４２ｂは、絶縁部材３７の第１部分３８上に配置されている。このため、上下方向において、歯部４２ｂは第１部分３８と重なり、第２部分３９は歯部４２ｂ間に位置する。なお、ゲート電極４２の上面には、絶縁部材３７の形状を反映した凹凸が形成されていてもよい。
本実施形態においては、ゲート電極４２の歯部４２ｂがドレイン側に延出しているため、シリコン基板１０内の電界の集中を抑制することができる。また、歯部４２ｂが絶縁部材３７の第１部分３８上に配置されているため、ドレイン－ゲート間の耐圧を確保することができる。更に、ゲート電極４２の基部４２ａにおける歯部４２ｂ側の部分が、絶縁部材３７の第１部分３８上及び第２部分３９上に配置されていることによっても、シリコン基板１０内の電界の集中を抑制すると共に、耐圧を確保することができる。
更にまた、本実施形態においては、絶縁部材３７の第１部分３８と第２部分３９がＹ方向に沿って交互に配列されていることにより、シリコン基板１０内の電界分布を３次元的に制御することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図１２（ａ）及び（ｂ）は、本実施形態に係る半導体装置を示す断面図である。
図１３は、本実施形態に係る半導体装置を示す斜視断面図である。
図１２（ａ）が示す断面の位置は、図５に示すＡ－Ａ’線に相当し、図１２（ｂ）が示す断面の位置は、図５に示すＢ－Ｂ’線に相当する。
本実施形態は、前述の第２の実施形態と第４の実施形態とを組み合わせた例である。すなわち、図１２（ａ）及び（ｂ）、図１３に示すように、本実施形態に係る半導体装置５においては、第４の実施形態で説明した絶縁部材３７と、第２の実施形態で説明したゲート電極４３が設けられている。
第４の実施形態と同様に、絶縁部材３７においては、第１部分３８と、第１部分３８よりも薄い第２部分３９とが、Ｙ方向に沿って交互に配列されている。第１部分３８及び第２部分３９は、それぞれＺ方向における半分以上、例えば概ね全体が、シリコン基板１０の上面１０ａにおける絶縁部材３７に接していない領域よりも上方に配置されている。
第２の実施形態と同様に、ゲート電極４３においては、Ｙ方向に延びる帯状部分４３ａが設けられている。帯状部分４３ａにおけるソース側の部分は、ゲート絶縁膜４１を介してシリコン基板１０上に配置されている。帯状部分４３ａにおけるドレイン側の部分は、絶縁部材３７の第１部分３８上及び第２部分３９上に乗り上げている。ゲート電極４３の上面には、絶縁部材３７の形状を反映した凹凸が形成されていてもよい。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
図１４（ａ）及び（ｂ）は、本実施形態に係る半導体装置を示す断面図である。
図１５は、本実施形態に係る半導体装置を示す斜視断面図である。
図１４（ａ）が示す断面の位置は、図２に示すＡ－Ａ’線に相当し、図１４（ｂ）が示す断面の位置は、図２に示すＢ－Ｂ’線に相当する。
図１４（ａ）及び（ｂ）、図１５に示すように、本実施形態に係る半導体装置６は、第４の実施形態に係る半導体装置４（図１０（ａ）及び（ｂ）、図１１参照）と比較して、絶縁部材３７の第２部分３９が設けられていない点が異なっている。すなわち、半導体装置４においては、絶縁部材３７の第１部分３８のみがＹ方向に沿って相互に離隔して配列されている。シリコン基板１０と第１部分３８との間には、ゲート絶縁膜４１が設けられている。また、第１部分３８間の領域においては、シリコン基板１０とゲート電極４２との間に、ゲート絶縁膜４１が設けられている。
換言すれば、半導体装置６においては、シリコン基板１０と、シリコン基板１０上に設けられ、Ｙ方向に沿って相互に離隔して配列された複数の絶縁部材（第１部分３８）と、シリコン基板１０上及び複数の絶縁部材（第１部分３８）上に配置されたゲート電極４２と、が設けられている。第４の実施形態と同様に、ゲート電極４２のＹ辺部においては、Ｙ方向に延びる基部４２ａと、基部４２ａからＸ方向のドレイン側に延出した複数の歯部４２ｂと、が設けられている。上下方向において、第１部分３８は歯部４２ｂと重なり、第１部分３８間の領域は歯部４２ｂ間の領域と重なっている。
半導体装置６に要求される耐圧によっては、絶縁部材３７の第２部分３９を設けなくても、必要なオン抵抗と耐圧を実現することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
以上説明した実施形態によれば、耐圧とオン抵抗とのバランスが優れた半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
また、前述の各実施形態においては、半導体装置にＤＭＯＳを設ける例を示したが、これには限定されない。例えば、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）、ＤＥＭＯＳ（Drain Extended MOS：ドレイン拡張型ＭＯＳ）、ＥＤＭＯＳ（Extended Drain MOS：直交ゲートドレイン拡張ＭＯＳ）、又は、高耐圧ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を設けてもよい。
更に、前述の各実施形態においては、半導体基板としてシリコン基板を用いる例を示したが、これには限定されない。半導体基板は、例えば、ＳｉＣ基板、ＳｉＧｅ基板、又は、化合物半導体基板であってもよい。また、各部の導電形は逆であってもよい。
本発明は、以下の態様を含む。
（付記１）
半導体基板と、
前記半導体基板内に配置され、上面が前記半導体基板の上面において露出した複数の第１絶縁部材と、
前記半導体基板上に設けられた複数の第２絶縁部材と、
前記半導体基板上、前記第１絶縁部材上及び前記第２絶縁部材上に設けられた電極と、
を備え、
前記半導体基板の上面に平行な第１方向に沿って、前記第１絶縁部材と前記第２絶縁部材は交互に配列された半導体装置。
（付記２）
前記第２絶縁部材は前記第１絶縁部材よりも薄い付記１記載の半導体装置。
（付記３）
半導体基板と、
前記半導体基板内に配置され、上面が前記半導体基板の上面において露出した絶縁部材と、
前記半導体基板上及び前記絶縁部材上に設けられた電極と、
を備え、
前記絶縁部材は、
複数の第１部分と、
前記第１部分よりも薄い複数の第２部分と、
を有し、
前記半導体基板の上面に平行な第１方向に沿って、前記第１部分と前記第２部分は交互に配列された半導体装置。
（付記４）
半導体基板と、
前記半導体基板上に設けられた絶縁部材と、
前記半導体基板上及び前記絶縁部材上に配置された電極と、
を備え、
前記絶縁部材は、
複数の第１部分と、
前記第１部分よりも薄い複数の第２部分と、
を有し、
前記半導体基板の上面に平行な第１方向に沿って、前記第１部分と前記第２部分は交互に配列された半導体装置。
１、２、３、４、５、６：半導体装置
１０：シリコン基板
１０ａ：上面
１１：ディープｎウェル
１１ａ：部分
１２：ドリフト層
１３：ｐウェル
１４：ドレインコンタクト層
１５：ｎウェル
１６：ソース層
１７：ソースコンタクト層
１８：ボディ層
１９：ボディコンタクト層
３１：ＳＴＩ
３２：絶縁部材
３３：第１部分
３３ａ：上面
３３ｂ：下面
３４：第２部分
３４ａ：上面
３４ｂ：下面
３５：絶縁部材
３６：第２部分
３６ａ：上面
３７：絶縁部材
３８：第１部分
３８ａ：上面
３８ｂ：下面
３９：第２部分
３９ａ：上面
３９ｂ：下面
４１：ゲート絶縁膜
４２：ゲート電極
４２ａ：基部
４２ｂ：歯部
４２ｃ：突起部
４３：ゲート電極
４３ａ：帯状部分
４３ｂ：側面
４３ｃ：突起部
６１：ＤＭＯＳ
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５：厚さ

Claims (2)

  1. 半導体基板と、
    前記半導体基板上に設けられ、第１方向に沿って相互に離隔して配列された複数の絶縁部材と、
    前記半導体基板上及び前記複数の絶縁部材上に配置された電極と、
    を備え、
    前記電極は、
    前記第１方向に延びる基部と、
    前記基部から前記第１方向と交差した第２方向に延出した複数の歯部と、
    を有し、
    上下方向において、前記絶縁部材は前記歯部と重なり、前記絶縁部材間の領域は前記歯部間の領域と重なり、
    上下方向において前記絶縁部材の半分以上は、前記半導体基板の上面における前記絶縁部材と接していない領域よりも上方に位置している半導体装置。
  2. 前記半導体基板上に設けられた第１導電形のソース層と、
    前記半導体基板上に設けられた第１導電形のドレイン層と、
    をさらに備え、
    前記半導体基板の少なくとも上層部分は第２導電形であり、
    前記絶縁部材は、前記ドレイン層と前記ソース層との間又は前記間の直上域に配置されている請求項１記載の半導体装置。
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