JP5456147B2 - 半導体装置 - Google Patents
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Description
しかし、素子終端領域の耐圧を向上させるために、上記のごとく、ドリフト長を長くする施策を取ると、横型のDMOS電界効果トランジスタにおいては、素子面積が増加するという問題があった。
(第1の実施の形態)
図1は、本実施の形態に係る半導体装置の要部平面図である。
図2は、本実施の形態に係る半導体装置の要部断面図である。ここで、図2(a)には、図1のA−A’断面が示され、図2(b)には、図1のB−B’断面が示され、図2(c)には、図1のC−C’断面が示されている。なお、図1では、半導体装置1の内部構造を説明する都合上、図2に示した層間絶縁膜40、ソース電極31およびドレイン電極33が表示されていない。
図1に示すように、半導体装置1の平面(主面)内において、ソース領域13がライン状に延在している。ソース領域13内には、例えば、ソース領域13とは導電型が異なるバックゲート領域13cが周期的に配置されている。ソース領域13には、ソースコンタクト領域30を介してソース電極31が接続されている。バックゲート領域13cには、バックゲートコンタクト領域34を介してソース電極31が接続されている。本実施の形態では、バックゲート領域13cをソース領域13に含めて、ソース領域13およびバックゲート領域13cをソース領域と呼称する。
図2に示すように、半導体装置1においては、例えば、N+形の半導体層(単結晶シリコン基板)10の上に、エピタキシャル成長させたN−形の半導体層11nが設けられている。半導体層11nについては、N−形のウェル領域に置き換えてもよい。本実施の形態では、N−形の半導体層11nを例に実施の形態を説明する。
このような構成でも、半導体装置1は高いソース−ドレイン間耐圧(BVdSS)を有する。
半導体装置1のソース領域13とゲート電極20との電位差を閾値より低い電圧(例えば0V)にし、ソース領域13に対し、ドレイン領域14に正の電圧(逆バイアス電圧)を印加する。すると、ゲート電極20の下側のドリフト領域15とベース領域12との接合部分(pn接合界面)からドリフト領域15側およびベース領域12側に空乏層が延びる。
図3の横軸は、ベース領域12とSTI領域16とにより挟まれた部分のドリフト領域15の長さd(d1〜d3)であり、縦軸は、ソース−ドレイン間耐圧(BVdSS)である。
本実施の形態に係る半導体装置1では、素子特性に影響を及ぼす素子活性領域90の距離d1、d2が素子特性の条件から所定の値に決定された場合、図3(b)に示すように、素子特性に影響を及ぼさない素子終端領域91の距離d3が距離d1、d2よりも短くなるように設計されている。換言すれば、STI領域16とベース領域12とにより挟まれた部分のドリフト領域15の長さにおいて、ソース領域13とドレイン領域14とが交互に繰り返す方向に対して略平行な方向よりも、その交互に繰り返す方向に対して略垂直な方向において短く構成されている。
続いて、本実施の形態の変形例について説明する。以下の説明では、同一の部材には同位置の符号を付し、一度説明した部材、その部材の作用効果については、必要に応じて説明を省略する。
図4は、本実施の形態に係る半導体装置の要部平面図である。
図5は、本実施の形態に係る半導体装置の要部断面図である。ここで、図5(a)には、図4のA−A’断面が示され、図5(b)には、図4のB−B’断面が示され、図5(c)には、図4のC−C’断面が示されている。なお、図4では、半導体装置2の内部構造を説明する都合上、図5に示した層間絶縁膜40、ソース電極31およびドレイン電極33が表示されていない。
半導体装置2においては、その平面内において、ソース領域13がライン状に延在している。ソース領域13内には、例えば、ソース領域13とは導電型が異なるバックゲート領域13cが周期的に配置されている。また、半導体装置2の平面内において、ソース領域13に対し素子活性領域90の部分において互いに対向して略平行になるように、ドレイン領域14がライン状に延在している。さらに、ドレイン領域14は、半導体層10の表面に対して垂直な方向からみて、ソース領域13、ゲート電極20等を取り囲むように配置されている。ソース領域13とドレイン領域14とは、略平行に互いに対向して延在している方向に対して略垂直な方向に、交互に配置されている。半導体装置2のゲート長は、例えば、10μm以下である。
図5(a)、(b)の構成は、図2(a)、(b)の構成と同じなので説明を省略する。図5(c)においては、例えば、半導体層10の上に、半導体層11nが設けられている。この半導体層11nの表面には、ベース領域12が設けられている。ベース領域12の表面には、ソース領域13が設けられている。図5(c)では、ドレイン領域14をゲート電極20を囲むように引き回した都合上、ベース領域12とは離隔して配置されたドレイン領域14が表示されている。
このような構成でも、半導体装置1と同様の作用効果により半導体装置2は高いソース−ドレイン間耐圧(BVdSS)を有する。さらに、ソース領域13が延在する方向の距離がより減少する。このように、半導体装置2においても、STI領域16とベース領域12とにより挟まれた素子終端領域91におけるドリフト領域15の長さd3を長くして、耐圧を向上させるのではなく、素子終端領域91におけるSTI領域16とベース領域12とにより挟まれた部分のドリフト領域15の長さd3を、素子活性領域90におけるSTI領域16とベース領域12とにより挟まれた部分のドリフト領域の長さd1、d2よりも短くし、ソース−ドレイン間耐圧(BVdSS)をより増加させている。つまり、半導体装置2においても、素子面積を増大させることなく、素子終端領域91の耐圧が向上する。
図6は、本実施の形態に係る半導体装置の要部断面図である。ここで、図6(a)は、図1のA−A’断面に相当する図であり、図6(b)は、図1のB−B’断面に相当する図であり、図6(c)は、図1のC−C’断面に相当する図である。
図7は、本実施の形態に係る半導体装置の要部平面図である。
図7に示す半導体装置4a、4bの基本構造は、半導体装置2と同じとしている。半導体装置4a、4bの平面(主面)内において、ソース領域13がライン状に延在している。ソース領域13内には、例えば、ソース領域13とは導電型が異なるバックゲート領域13cが周期的に配置されている。ソース領域13には、ソースコンタクト領域30を介してソース電極31が接続されている。バックゲート領域13cには、バックゲートコンタクト領域34を介してソース電極31が接続されている。
上述した半導体装置の構成では、ソース領域13をゲート電極20が囲むようなレイアウトを用いて説明したが、ドレイン領域14をゲート電極20が囲むようなレイアウトにしても、同様の効果が得られる。
半導体装置5においては、その平面内において、ドレイン領域14がライン状に延在している。ソース領域13内には、例えば、ソース領域13とは導電型が異なるバックゲート領域13cが周期的に配置されている。ドレイン領域14は、半導体層10の表面に対して垂直な方向からみて、ソース領域13、ゲート電極20によって取り囲まれている。すなわち、ソース領域13は、半導体層10の表面に対して垂直な方向からみてドレイン領域14を取り囲むように設けられいる。ソース領域13とドレイン領域14とは、交互に配置されている。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
10 半導体層
11n、11p 半導体層
12 ベース領域
13 ソース領域
13c バックゲート領域
14 ドレイン領域
15 ドリフト領域
16 STI領域
18、19、22 シリサイド層
20 ゲート電極
21 ゲート酸化膜
23 ゲートコンタクト領域
30 ソースコンタクト領域
31 ソース電極
33 ドレイン電極
32 ドレインコンタクト領域
34 バックゲートコンタクト領域
40 層間絶縁膜
90 素子活性領域
91 素子終端領域
95 破線
Claims (8)
- ゲート絶縁膜の上に設けられたゲート電極と、第1の方向に沿って設けられた第1導電型のソース領域と、前記ゲート電極を挟んで前記ソース領域とは反対側に前記第1の方向に沿って設けられたドレイン領域と、一部が前記ゲート電極の下面と対向し、前記ソース領域と前記ドレイン領域との間に設けられた絶縁体層と、一部が前記ゲート電極の下面と対向し、前記絶縁体層よりも前記ソース領域側に設けられたベース領域と、一部が前記第1の方向に対して直交する第2の方向に第2の長さを有して前記ゲート電極の下面と対向し、前記ベース領域よりも前記絶縁体層側に設けられたドリフト領域と、を有する素子活性領域部と、
前記ゲート絶縁膜の上に設けられた前記ゲート電極と、前記ソース領域と、一部が前記ゲート電極の下面と対向して設けられた前記絶縁体層と、一部が前記ゲート電極の下面と対向して前記絶縁体層よりも前記ソース領域側に設けられた前記ベース領域と、一部が前記第1の方向に前記第2の長さよりも短い第1の長さを有して前記ゲート電極の下面と対向して前記ベース領域よりも前記絶縁体層側に設けられた前記ドリフト領域と、を有する素子終端領域部と、
を備えた半導体装置。 - 第1の方向に沿って設けられている第1導電型のソース領域と、
前記第1の方向に沿って設けられている第1導電型のドレイン領域と、
前記ドレイン領域に接し、前記ドレイン領域と前記ソース領域との間に設けられている第1導電型のドリフト領域と、
前記ソース領域に接し、前記ソース領域と前記ドリフト領域との間に設けられている第2導電型のベース領域と、
前記ドリフト領域の上面側からその内部に向けて前記ドリフト領域上に設けられている絶縁体層と、
前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられているゲート電極と、を有する半導体素子を備え、
前記半導体素子は素子活性領域部と素子終端領域部とを有しており、前記素子終端領域部における前記ベース領域と前記絶縁体層との間で前記第1の方向に挟まれた部分の前記ドリフト領域の第1の長さは、前記素子活性領域部における前記ベース領域と前記絶縁体層との間で前記第1の方向に対して直交する第2の方向に挟まれた部分の前記ドリフト領域の第2の長さよりも短い半導体装置。 - 第1の方向に沿って設けられている第1導電型のソース領域と、
前記ソース領域に接し、前記ソース領域を囲むように設けられている第2導電型のベース領域と、
前記ベース領域を囲むように設けられている第1導電型のドリフト領域と、
前記ドリフト領域に接し、前記第1の方向に沿って設けられている第1導電型のドレイン領域と、
上面から見て前記ベース領域側に前記ドリフト領域の一部が、前記第1の方向に対して直交する第2の方向に沿って第2の長さ、及び前記第1の方向に沿って前記第2の長さよりも短い第1の長さを有するように、前記ドリフト領域の上面側からその内部に向けて前記ベース領域を囲むように前記ドリフト領域上に設けられている絶縁体層と、
前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられたゲート電極と、
を備えた半導体装置。 - 第1の方向に沿って設けられている第1導電型のドレイン領域と、
前記ドレイン領域に接し、前記ドレイン領域を囲むように設けられている第1導電型のドリフト領域と、
前記ドリフト領域を囲むように設けられている第2導電型のベース領域と、
前記ベース領域に接し、前記第1の方向に沿って設けられている第1導電型のソース領域と、
上面から見て前記ベース領域側に前記ドリフト領域の一部が、前記第1の方向に対して直交する第2の方向に沿って第2の長さ、及び前記第1の方向に沿って前記第2の長さよりも短い第1の長さを有するように、前記ドリフト領域の上面側からその内部に向けて前記ドレイン領域を囲むように前記ドリフト領域上に設けられている絶縁体層と、
前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられたゲート電極と
を備えた半導体装置。 - 前記第1の長さは、1.8ミクロン(μm)以下である請求項1乃至請求項4のいずれか1項に記載の半導体装置。
- 前記ソース領域と前記ドレイン領域とは、前記第2の方向に交互に繰り返して配置されている請求項1乃至請求項5のいずれか1項に記載の半導体装置。
- 前記ドレイン領域は、前記ソース領域を囲むように設けられている請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 前記ソース領域は、前記ドレイン領域を囲むように設けられている請求項1または請求項2または請求項4に記載の半導体装置。
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