JP5456147B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
パワーＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタのひとつとして、横型のＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）電界効果トランジスタがある（例えば、特許文献１参照）。
ＤＭＯＳ電界効果トランジスタでは、一般的に、ドリフト領域の長さ（ドリフト長）を延ばすことで、素子の耐圧を向上させる方策がとられる。また、素子のレイアウトとして、素子の内部領域（素子活性領域）よりも、素子終端領域の耐圧を向上させる方策がとられることが多い。これは素子特性に関わる内部領域（素子活性領域）の設計を綿密に行っても、素子特性に影響を与えない素子終端部分において素子耐圧が低下する可能性があると、素子特性のコントロールが困難になるためである。
しかし、素子終端領域の耐圧を向上させるために、上記のごとく、ドリフト長を長くする施策を取ると、横型のＤＭＯＳ電界効果トランジスタにおいては、素子面積が増加するという問題があった。
特開２００７−８８３６９号公報
本発明の目的は、上記の課題を解決することにある。
本発明の一態様によれば、半導体装置は、ゲート絶縁膜の上に設けられたゲート電極と、第１の方向に沿って設けられた第１導電型のソース領域と、前記ゲート電極を挟んで前記ソース領域とは反対側に前記第１の方向に沿って設けられたドレイン領域と、一部が前記ゲート電極の下面と対向し、前記ソース領域と前記ドレイン領域との間に設けられた絶縁体層と、一部が前記ゲート電極の下面と対向し、前記絶縁体層よりも前記ソース領域側に設けられたベース領域と、一部が前記第１の方向に対して直交する第２の方向に第２の長さを有して前記ゲート電極の下面と対向し、前記ベース領域よりも前記絶縁体層側に設けられたドリフト領域と、を有する素子活性領域部と、前記ゲート絶縁膜の上に設けられた前記ゲート電極と、前記ソース領域と、一部が前記ゲート電極の下面と対向して設けられた前記絶縁体層と、一部が前記ゲート電極の下面と対向して前記絶縁体層よりも前記ソース領域側に設けられた前記ベース領域と、一部が前記第１の方向に前記第２の長さよりも短い第１の長さを有して前記ゲート電極の下面と対向して前記ベース領域よりも前記絶縁体層側に設けられた前記ドリフト領域と、を有する素子終端領域部と、を備える。
本発明によれば、素子面積を増大させることなく、素子終端領域の耐圧が向上可能な半導体装置が実現する。
本実施の形態に係る半導体装置の要部平面図である。 本実施の形態に係る半導体装置の要部断面図である。 ソース−ドレイン間耐圧と、ベース領域とＳＴＩ領域とにより挟まれた部分のドリフト領域の長さとの関係を説明する図である。 本実施の形態に係る半導体装置の要部平面図である。 本実施の形態に係る半導体装置の要部断面図である。 本実施の形態に係る半導体装置の要部断面図である。 本実施の形態に係る半導体装置の要部平面図である。 本実施の形態に係る半導体装置の要部平面図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、本実施の形態に係る半導体装置の要部平面図である。
図２は、本実施の形態に係る半導体装置の要部断面図である。ここで、図２（ａ）には、図１のＡ−Ａ’断面が示され、図２（ｂ）には、図１のＢ−Ｂ’断面が示され、図２（ｃ）には、図１のＣ−Ｃ’断面が示されている。なお、図１では、半導体装置１の内部構造を説明する都合上、図２に示した層間絶縁膜４０、ソース電極３１およびドレイン電極３３が表示されていない。
図１および図２に示す半導体装置１は、横型のＤＭＯＳであり、第１導電型の半導体層１１ｎと、半導体層１１ｎの表面に設けられた、第２導電型のベース領域１２と、ベース領域１２の表面に設けられた、第１導電型のソース領域１３と、半導体層１０の表面から内部にかけて設けられ、ベース領域１２に隣接する第１導電型のドリフト領域１５と、ドリフト領域１５の表面に設けられた、第１導電型のドレイン領域１４と、を備える。本実施の形態では、例えば、第１導電型をｎ形とし、第２導電型をｐ形とする。さらに、半導体装置１は、ドレイン領域１４外のドリフト領域１５の表面から内部にかけて設けられた絶縁体層であるＳＴＩ（Shallow Trench Isolation）領域１６と、ベース領域１２の通電経路を制御する制御電極であるゲート電極２０と、ソース領域に接続された第１の主電極であるソース電極３１と、ドレイン領域１４に接続された第２の主電極であるドレイン電極３３と、を備える。このような半導体装置１は、例えばパワー用デバイス（同期整流回路装置等）の素子として用いられる。
まず、平面図（図１）を用いて半導体装置１の概要について説明する。
図１に示すように、半導体装置１の平面（主面）内において、ソース領域１３がライン状に延在している。ソース領域１３内には、例えば、ソース領域１３とは導電型が異なるバックゲート領域１３ｃが周期的に配置されている。ソース領域１３には、ソースコンタクト領域３０を介してソース電極３１が接続されている。バックゲート領域１３ｃには、バックゲートコンタクト領域３４を介してソース電極３１が接続されている。本実施の形態では、バックゲート領域１３ｃをソース領域１３に含めて、ソース領域１３およびバックゲート領域１３ｃをソース領域と呼称する。
また、半導体装置１の平面内において、ソース領域１３に対し略平行になるように、ドレイン領域１４がライン状に延在している。ドレイン領域１４には、ドレインコンタクト領域３２を介してドレイン電極３３が接続されている。ライン状のソース領域１３とドレイン領域１４とは、略平行に互いに対向して延在している方向に対して略垂直な方向に交互に繰り返し配置されている。この交互に配置された方向は、矢印Ｐで表示されている。そして、ソース領域１３を取り囲むようにゲート電極２０が配置されている。
半導体装置１では、ソース領域１３とドレイン領域１４により挟まれた領域を半導体装置１の素子活性領域９０と称し、素子活性領域９０以外の領域を半導体装置１の素子終端領域９１と称する。すなわち、素子活性領域９０においては、ソース領域１３とドレイン領域１４とが略平行に互いに対向し、ソース領域１３とドレイン領域１４との間に、ゲート電極２０が配置されている。ゲート電極２０の電位をゲートコンタクト領域２３を通じて制御することにより、ソース・ドレイン間の通電をオンさせたり、オフさせたりすることができる。
半導体装置１の断面図（図２）を用い、半導体装置１の構造について詳細に説明する。図２に示された半導体装置１の領域は、図２（ａ）、（ｂ）において素子活性領域９０であり、図２（ｃ）において素子終端領域９１である。
図２に示すように、半導体装置１においては、例えば、Ｎ＋形の半導体層（単結晶シリコン基板）１０の上に、エピタキシャル成長させたＮ−形の半導体層１１ｎが設けられている。半導体層１１ｎについては、Ｎ−形のウェル領域に置き換えてもよい。本実施の形態では、Ｎ−形の半導体層１１ｎを例に実施の形態を説明する。
半導体層１１ｎの表面には、Ｐ形のベース領域１２が設けられている。ベース領域１２は、Ｐ形ボディ領域あるいはＰ形ウェル領域と呼称してもよい。ベース領域１２の表面には、Ｎ＋形のソース領域１３と、ソース領域１３に隣接するＰ＋形のバックゲート領域１３ｃが設けられている（図２（ａ）、（ｂ）参照）。このほか、半導体層１１ｎの表面には、ベース領域１２とは離隔して、Ｎ＋形のドレイン領域１４が設けられている。このように、ソース領域１３およびドレイン領域１４は、半導体層１０の表面に対して垂直な方向からみてライン状に延在している（図１参照）。ソース領域１３およびバックゲート領域１３ｃの上には、シリサイド層１８が設けられている。ドレイン領域１４の上には、シリサイド層１９が設けられている。
ドリフト領域１５の表面から内部にかけては、絶縁体層であるＳＴＩ領域１６が設けられている。ＳＴＩ領域１６の底面は、ドレイン領域１４の底面より下方に位置している。ドレイン領域１４側のＳＴＩ領域１６の側面の一部は、ドレイン領域１４に接している。すなわち、ＳＴＩ領域１６の側面および底面は、ドリフト領域１５およびドレイン領域１４により取り囲まれている。ソース領域１３に対向してベース領域１２およびＳＴＩ領域１６を挟んでドレイン領域１４が設けられている。半導体装置１の上方からみて、ソース領域１３は、ＳＴＩ領域１６により取り囲まれている（図１参照）。
ソース領域１３（または、バックゲート領域１３ｃ）とＳＴＩ領域１６との間のベース領域１２、ベース領域１２とＳＴＩ領域１６との間のドリフト領域１５、およびＳＴＩ領域１６の一部の直上域には、ゲート電極２０が設けられている。ゲート電極２０は、図１に例示するゲートコンタクト領域２３に接続されている。ゲート電極２０と、ベース領域１２、ドリフト領域１５およびＳＴＩ領域１６との間には、ゲート酸化膜２１が設けられている。ゲート酸化膜２１上には、ゲート電極２０が設けられ、ゲート電極２０の上には、シリサイド層２２が設けられている。
本実施の形態では、ソース領域１３からＳＴＩ領域１６に向かう方向のゲート電極２０の長さをゲート長とする。前記ゲート長に略直交するゲート長さをゲート幅とする。半導体装置１のゲート長は、例えば、１０μｍ以下である。
また、本実施の形態では、ベース領域１２とＳＴＩ領域１６とが対向する距離を、ｄ１（図２（ａ））、ｄ２（図２（ｂ））、ｄ３（図２（ｃ））とする。ｄ１、ｄ２、ｄ３は、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５の長さである。半導体装置１においては、距離ｄ１、ｄ２については略等しく構成され、距離ｄ３については距離ｄ１、ｄ２よりも短く構成されている。
このように、ソース領域１３とドレイン領域１４とは、半導体層１０の表面に対して垂直な方向からみて、少なくともライン状に略平行に延在している。絶縁体層であるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄは、前記略平行に延在している方向に対して略垂直な方向の長さｄ１、ｄ２よりも、前記略平行に延在している方向の長さｄ３のほうが短い。換言すれば、絶縁体層であるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄは、ソース領域１３とドレイン領域１４とが交互に繰り返す方向（矢印Ｐ）に対して略平行な方向の長さｄ１、ｄ２よりも、その交互に繰り返す方向に対して略垂直な方向の長さｄ３のほうが短い。つまり、素子終端領域９１の距離ｄ３は、素子活性領域９０の距離ｄ１、ｄ２よりも短く構成されている。
このような構成でも、半導体装置１は高いソース−ドレイン間耐圧（ＢＶｄＳＳ）を有する。
なお、ソース領域１３とソースコンタクト領域３０との間には、シリサイド層１８が介在する。バックゲート領域１３ｃと、バックゲートコンタクト領域３４との間には、シリサイド層１８が介在する。ドレイン領域１４とドレインコンタクト領域３２との間には、シリサイド層１９が介在するソース領域１３（または、バックゲート領域１３ｃ）と、ドレイン領域１４と、ゲート電極２０と、ゲート電極２０から表出するＳＴＩ領域１６との上には、層間絶縁膜４０が設けられている。
ソース領域１３およびバックゲート領域１３ｃと、ドリフト領域１５との間のベース領域１２の表面には、ＤＭＯＳの閾値電圧（Ｖｔｈ）を調整するために、ベース領域１２とは不純物濃度が異なるインプラ領域（不図示）が設けられている。もしくは、ベース領域１２によって閾値電圧を調整するように設計してもよい。
半導体装置１においては、各々のソースコンタクト領域３０が共通のソース電極３１により並列に接続され、各々のドレインコンタクト領域３２が共通のドレイン電極３３により並列に接続されている（図示しない）。すなわち、ベース領域１２、ソース領域１３、ドレイン領域１４、ドリフト領域１５およびゲート電極２０を含む１つの単位ＭＯＳＦＥＴが配線（図示しない）によって複数接続され、半導体装置１内には大電流を通電させることができる。
次に、半導体装置１の作用効果について説明する。
半導体装置１のソース領域１３とゲート電極２０との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域１３に対し、ドレイン領域１４に正の電圧（逆バイアス電圧）を印加する。すると、ゲート電極２０の下側のドリフト領域１５とベース領域１２との接合部分（ｐｎ接合界面）からドリフト領域１５側およびベース領域１２側に空乏層が延びる。
本実施の形態に係る半導体装置１では、上述した逆バイアス電圧を印加した場合、ＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５が完全空乏化するようにドリフト領域１５の不純物濃度（ドーズ量）が調整されている。例えば、図２（ａ）（ｂ）に示す距離ｄ１、ｄ２間のドリフト領域１５は、上述した逆バイアス電圧を印加すると完全に空乏化される。図２（ｃ）に示す距離ｄ３間のドリフト領域１５も、図２（ａ）、（ｂ）に示すドリフト領域１５と同部位なので、上述した逆バイアス電圧が印加されると、完全に空乏化する。空乏化した空乏層は、誘電体層として近似できる。
従って、印加された逆バイアス電圧は、ドリフト領域１５に生じた空乏層と、ドリフト領域１５に隣接するＳＴＩ領域（絶縁層）１６によって分担される。この際、ドリフト領域１５の長さｄが短くなるほど、絶縁層であるＳＴＩ領域１６に負担させる逆バイアス電圧の割合が高くなる。半導体装置１では、半導体層よりも、絶縁層であるＳＴＩ領域１６のほうが耐圧が高いため、空乏層とＳＴＩ領域１６とが連通している場合、ドリフト領域１５の長さｄをより短くすれば、ＳＴＩ領域１６に印加される電圧の分担割合が高くなる。そこで、本実施の形態に係る半導体装置１では、ＳＴＩ領域１６とベース領域１２とにより挟まれた素子終端領域９１におけるドリフト領域１５の長さｄ３を長くして、耐圧を向上させるのではなく、逆に、素子終端領域９１におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄ３を、素子活性領域９０におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄ１、ｄ２よりも短くし、ソース−ドレイン間耐圧（ＢＶｄＳＳ）をより増加させている。
図３は、ソース−ドレイン間耐圧（ＢＶｄＳＳ）と、ベース領域とＳＴＩ領域とにより挟まれた部分のドリフト領域の長さとの関係を説明する図である。この結果は、発明者により実験シミュレーションによって求められたものである。
図３の横軸は、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５の長さｄ（ｄ１〜ｄ３）であり、縦軸は、ソース−ドレイン間耐圧（ＢＶｄＳＳ）である。
図３（ａ）は、ドリフト領域１５の不純物のドーズ量を（１）：１．０×１０１２（／ｃｍ２）、（２）：３．０×１０１２（／ｃｍ２）、（３）：５．５×１０１２（／ｃｍ２）、（４）：９．０×１０１２（／ｃｍ２）として場合の長さｄとＢＶｄＳＳの関係をシミュレーションしたグラフである。このグラフによれば、ドリフト領域１５の不純物のドーズ量に関わらず、少なくとも長さが１．８μｍ以下の領域においては、長さｄが短くなるほど、ＢＶｄＳＳが大きくなることが判る。これは、逆バイアス電圧の印加の割合が空乏層（誘電体層）と、ＳＴＩ領域１６とによって分担されるため、長さｄが短くなるほど、耐圧の高いＳＴＩ領域１６（絶縁層）に負担させる逆バイアス電圧の割合が高くなったものと考えられる。
通常、ＢＶｄＳＳを向上させる手段としては、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５の長さｄをより長くすることが考えられる。これは、長さｄをより長くすることにより、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５内の電圧勾配が緩和して、ＢＶｄＳＳが増加する作用を利用した方法である。しかしながら、この方策では、長さｄが長くなるので、素子面積が増大するという弊害がある。
これに対し、半導体装置１では、長さｄをより長くして、ＢＶｄＳＳを増加させるのではなく、ＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さを短くして、ソース−ドレイン間耐圧（ＢＶｄＳＳ）を増加させている。
本実施の形態に係る半導体装置１では、素子特性に影響を及ぼす素子活性領域９０の距離ｄ１、ｄ２が素子特性の条件から所定の値に決定された場合、図３（ｂ）に示すように、素子特性に影響を及ぼさない素子終端領域９１の距離ｄ３が距離ｄ１、ｄ２よりも短くなるように設計されている。換言すれば、ＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さにおいて、ソース領域１３とドレイン領域１４とが交互に繰り返す方向に対して略平行な方向よりも、その交互に繰り返す方向に対して略垂直な方向において短く構成されている。
その結果、素子終端領域９１の面積を増加させることなく、素子終端領域９１のＢＶｄＳＳは、素子活性領域９０のＢＶｄＳＳよりも高くすることができる。このような構造であれば、素子活性領域９０において、ブレークダウンが起きる前に、素子動作に関係のない素子終端領域９１においてブレークダウンが起き難くなる。
本実施の形態に係る半導体装置１では、距離ｄ（ｄ１、ｄ２、ｄ３）を１．８μｍ以下に設定して、素子面積の増大を抑制しつつ、素子の耐圧を向上させている。そして、半導体装置１のソース−ドレイン間に電圧を印加して、ソース領域１３とゲート電極２０との電位差を閾値以上にすれば、図２（ａ）（ｂ）に示すベース領域１２の表面にはチャネル層が形成され、ソース−ドレイン間に電流を流すことができる。
なお、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５の長さｄ（ｄ１〜ｄ３）を短くしすぎると、この部分のドリフト領域の電流経路が狭められ、オン抵抗（ＲｏｎＡ）が増加する現象が生じることがあるが、上記長さｄを短くするのは素子特性に影響を及ぼさない素子終端領域９１のみなので素子全体のオン抵抗（ＲｏｎＡ）を増加させてしまうことはない。
続いて、本実施の形態の変形例について説明する。以下の説明では、同一の部材には同位置の符号を付し、一度説明した部材、その部材の作用効果については、必要に応じて説明を省略する。
（第２の実施の形態）
図４は、本実施の形態に係る半導体装置の要部平面図である。
図５は、本実施の形態に係る半導体装置の要部断面図である。ここで、図５（ａ）には、図４のＡ−Ａ’断面が示され、図５（ｂ）には、図４のＢ−Ｂ’断面が示され、図５（ｃ）には、図４のＣ−Ｃ’断面が示されている。なお、図４では、半導体装置２の内部構造を説明する都合上、図５に示した層間絶縁膜４０、ソース電極３１およびドレイン電極３３が表示されていない。
半導体装置２の基本構成は、半導体装置１と同じである。ただし、半導体装置２においては、ドレイン領域１４は、半導体層１０の表面に対して垂直な方向からみて、ソース領域１３、ゲート電極２０等を取り囲むように配置されている。以下、半導体装置２について説明する。
まず、図４を用いて半導体装置２について説明する。
半導体装置２においては、その平面内において、ソース領域１３がライン状に延在している。ソース領域１３内には、例えば、ソース領域１３とは導電型が異なるバックゲート領域１３ｃが周期的に配置されている。また、半導体装置２の平面内において、ソース領域１３に対し素子活性領域９０の部分において互いに対向して略平行になるように、ドレイン領域１４がライン状に延在している。さらに、ドレイン領域１４は、半導体層１０の表面に対して垂直な方向からみて、ソース領域１３、ゲート電極２０等を取り囲むように配置されている。ソース領域１３とドレイン領域１４とは、略平行に互いに対向して延在している方向に対して略垂直な方向に、交互に配置されている。半導体装置２のゲート長は、例えば、１０μｍ以下である。
図５を用いて、半導体装置２の構造について詳細に説明する。
図５（ａ）、（ｂ）の構成は、図２（ａ）、（ｂ）の構成と同じなので説明を省略する。図５（ｃ）においては、例えば、半導体層１０の上に、半導体層１１ｎが設けられている。この半導体層１１ｎの表面には、ベース領域１２が設けられている。ベース領域１２の表面には、ソース領域１３が設けられている。図５（ｃ）では、ドレイン領域１４をゲート電極２０を囲むように引き回した都合上、ベース領域１２とは離隔して配置されたドレイン領域１４が表示されている。
ベース領域１２とドレイン領域１４との間には、ドリフト領域１５が設けられている。ドリフト領域１５の底面は、半導体層１０側にベース領域１２の底面より下方に位置している。ドリフト領域１５内には、ＳＴＩ領域１６が設けられている。ＳＴＩ領域１６の底面は、ドレイン領域１４の底面より下方に位置している。ドレイン領域１４側のＳＴＩ領域１６の側面の一部は、ドレイン領域１４に接している。ＳＴＩ領域１６の側面および底面は、ドリフト領域１５およびドレイン領域１４により取り囲まれている。そして、ソース−ドレイン間に電圧を印加し、ゲート電極２０の電位をゲートコンタクト領域２３を通じて制御することにより、ソース・ドレイン間の通電をオンさせたり、オフさせたりすることができる。
半導体装置２においても、距離ｄ１、ｄ２については、１．８μｍ以下で略等しく構成され、距離ｄ３については距離ｄ１、ｄ２よりも短く構成されている。
このような構成でも、半導体装置１と同様の作用効果により半導体装置２は高いソース−ドレイン間耐圧（ＢＶｄＳＳ）を有する。さらに、ソース領域１３が延在する方向の距離がより減少する。このように、半導体装置２においても、ＳＴＩ領域１６とベース領域１２とにより挟まれた素子終端領域９１におけるドリフト領域１５の長さｄ３を長くして、耐圧を向上させるのではなく、素子終端領域９１におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄ３を、素子活性領域９０におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄ１、ｄ２よりも短くし、ソース−ドレイン間耐圧（ＢＶｄＳＳ）をより増加させている。つまり、半導体装置２においても、素子面積を増大させることなく、素子終端領域９１の耐圧が向上する。
さらに、半導体装置２では、ドレイン領域１４をゲート電極２０を囲むように引き回した都合上、半導体装置１よりも主電極間を流れる電流が大きくなる。
なお、半導体装置２では、図５（ｃ）に示す距離ｄ３が狭くなり、Ｃ−Ｃ’断面におけるソース−ドレイン間のオン抵抗が増加する場合もある。しかし、半導体装置２のオン時の通電経路は、平行に配列されたソース領域１３とドレイン領域１４との間が主経路になる。従って、Ｃ−Ｃ’断面におけるソース−ドレイン間のオン抵抗増加は問題にならない。
（第３の実施の形態）
図６は、本実施の形態に係る半導体装置の要部断面図である。ここで、図６（ａ）は、図１のＡ−Ａ’断面に相当する図であり、図６（ｂ）は、図１のＢ−Ｂ’断面に相当する図であり、図６（ｃ）は、図１のＣ−Ｃ’断面に相当する図である。
半導体装置３では、半導体装置１、２のＮ−形の半導体層１１ｎに代えて、半導体層１０の上に、第２の導電型であるＰ−形の半導体層１１ｐが設けられている。半導体層１１ｐは、例えば、エピタキシャル成長により形成してもよく、ウェル領域としてもよい。半導体装置３では、この半導体層１１ｐがリサーフ（RESURF：Reduced Surface Field）層として機能する。
このようなリサーフ構造を有する半導体装置３によれば、ソース領域１３とゲート電極２０との電位差を閾値より低い電圧にし、ソース領域１３に対し、ドレイン領域１４に正の電圧を印加すると、ゲート電極２０の下側のドリフト領域１５と、ベース領域１２および半導体層１１ｐとの接合部分からドリフト領域１５側およびベース領域１２側および半導体層１１ｐ側に空乏層が延び、さらにＳＴＩ領域１６の下方のドリフト領域１５と半導体層１１ｐとの接合部分からもドリフト領域１５側および半導体層１１ｐ側に空乏層が延びる。
半導体装置３においても、ＳＴＩ領域１６とベース領域１２とにより挟まれた素子終端領域９１におけるドリフト領域１５の長さｄ３を長くして、耐圧を向上させるのではなく、素子終端領域９１におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄ３を、素子活性領域９０におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄ１、ｄ２よりも短くし、ソース−ドレイン間耐圧（ＢＶｄＳＳ）をより増加させている。距離ｄ１、ｄ２については、１．８μｍ以下で略等しく構成され、距離ｄ３については距離ｄ１、ｄ２よりも短く構成されている。つまり、半導体装置３においても、素子面積を増大させることなく、素子終端領域９１の耐圧が向上する。
特に、半導体装置３では、リサーフ構造により半導体装置１、２よりも空乏層が拡がり易くなるため、ドリフト領域１５の不純物濃度を半導体装置１、２よりも高くすることができる。これにより、半導体装置３では、ソース−ドレイン間のオン抵抗をより低減させることができる。
（第４の実施の形態）
図７は、本実施の形態に係る半導体装置の要部平面図である。
図７に示す半導体装置４ａ、４ｂの基本構造は、半導体装置２と同じとしている。半導体装置４ａ、４ｂの平面（主面）内において、ソース領域１３がライン状に延在している。ソース領域１３内には、例えば、ソース領域１３とは導電型が異なるバックゲート領域１３ｃが周期的に配置されている。ソース領域１３には、ソースコンタクト領域３０を介してソース電極３１が接続されている。バックゲート領域１３ｃには、バックゲートコンタクト領域３４を介してソース電極３１が接続されている。
また、半導体装置４ａ，４ｂの平面内において、ソース領域１３に対し略平行になるように、ドレイン領域１４がライン状に延在している。ドレイン領域１４には、ドレインコンタクト領域３２を介してドレイン電極３３が接続されている。ライン状のソース領域１３とドレイン領域１４とは、交互に配置されている。そして、ソース領域１３を取り囲むようにゲート電極２０が配置されている。
半導体装置４ａでは、半導体層１０の表面に対して垂直な方向からみて、破線９５に示すベース領域１２およびドリフト領域１５の隅（端部）の側面がいわゆる面取りをされている（図７（ａ）参照）。あるいは、半導体装置４ｂでは、破線９５に示すベース領域１２およびドリフト領域１５の隅（端部）の側面は、半導体層１０の表面に対して垂直な方向からみて、曲面になっている（図７（ｂ）参照）。
半導体装置４ａ、４ｂにおいても、ＳＴＩ領域１６とベース領域１２とにより挟まれた素子終端領域９１におけるドリフト領域１５の長さｄ３を長くして、耐圧を向上させるのではなく、素子終端領域９１におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄ３を、素子活性領域９０におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄ１、ｄ２よりも短くし、ソース−ドレイン間耐圧（ＢＶｄＳＳ）をより増加させている。半導体装置４ａ、４ｂにおいても、距離ｄ１、ｄ２については１．８μｍ以下で略等しく構成され、距離ｄ３については距離ｄ１、ｄ２よりも短く構成されている。つまり、半導体装置４ａ、４ｂにおいても、素子面積を増大させることなく、素子終端領域９１の耐圧が向上する。
特に、半導体装置４ａでは、ベース領域１２およびドリフト領域１５の隅（端部）の側面がいわゆる面取りをされ、半導体装置４ｂでは、ベース領域１２およびドリフト領域１５の隅（端部）の側面が曲面になっているので、ベース領域１２およびドリフト領域１５の隅（端部）における電界集中が抑制されて、素子終端領域９１におけるソース−ドレイン間耐圧（ＢＶｄＳＳ）はさらに向上する。
（第５の実施の形態）
上述した半導体装置の構成では、ソース領域１３をゲート電極２０が囲むようなレイアウトを用いて説明したが、ドレイン領域１４をゲート電極２０が囲むようなレイアウトにしても、同様の効果が得られる。
例えば、図８は、本実施の形態に係る半導体装置の要部平面図である。
半導体装置５においては、その平面内において、ドレイン領域１４がライン状に延在している。ソース領域１３内には、例えば、ソース領域１３とは導電型が異なるバックゲート領域１３ｃが周期的に配置されている。ドレイン領域１４は、半導体層１０の表面に対して垂直な方向からみて、ソース領域１３、ゲート電極２０によって取り囲まれている。すなわち、ソース領域１３は、半導体層１０の表面に対して垂直な方向からみてドレイン領域１４を取り囲むように設けられいる。ソース領域１３とドレイン領域１４とは、交互に配置されている。
この際、ベース領域１２とＳＴＩ領域１６とにより挟まれた部分のドリフト領域１５の長さｄについては、素子終端領域におけるｄ３を短くし、素子終端領域９１の耐圧を向上させるような関係にしておく。すなわち、半導体装置５においても、ＳＴＩ領域１６とベース領域１２とにより挟まれた素子終端領域９１におけるドリフト領域１５の長さｄ３を長くして、耐圧を向上させるのではなく、素子終端領域９１におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域１５の長さｄ３を、素子活性領域９０におけるＳＴＩ領域１６とベース領域１２とにより挟まれた部分のドリフト領域の長さｄ１、ｄ２よりも短くし、ソース−ドレイン間耐圧（ＢＶｄＳＳ）をより増加させている。半導体装置５においても、距離ｄ１、ｄ２については１．８μｍ以下で略等しく構成され、距離ｄ３については距離ｄ１、ｄ２よりも短く構成されている。つまり、半導体装置５においても、素子面積を増大させることなく、素子終端領域９１の耐圧が向上する。このような構成でも、素子面積を増加させることなく、素子終端領域９１の耐圧を向上させることが可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、本実施の形態では、第１導電型をＮ形とし、第２導電型をＰ形とした場合について説明したが、第１導電型をＰ形とし、第２導電型をＮ形とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１、２、３、４、５ 半導体装置
１０ 半導体層
１１ｎ、１１ｐ 半導体層
１２ ベース領域
１３ ソース領域
１３ｃ バックゲート領域
１４ ドレイン領域
１５ ドリフト領域
１６ ＳＴＩ領域
１８、１９、２２ シリサイド層
２０ ゲート電極
２１ ゲート酸化膜
２３ ゲートコンタクト領域
３０ ソースコンタクト領域
３１ ソース電極
３３ ドレイン電極
３２ ドレインコンタクト領域
３４ バックゲートコンタクト領域
４０ 層間絶縁膜
９０ 素子活性領域
９１ 素子終端領域
９５ 破線

Claims (8)

  1. ゲート絶縁膜の上に設けられたゲート電極と、第１の方向に沿って設けられた第１導電型のソース領域と、前記ゲート電極を挟んで前記ソース領域とは反対側に前記第１の方向に沿って設けられたドレイン領域と、一部が前記ゲート電極の下面と対向し、前記ソース領域と前記ドレイン領域との間に設けられた絶縁体層と、一部が前記ゲート電極の下面と対向し、前記絶縁体層よりも前記ソース領域側に設けられたベース領域と、一部が前記第１の方向に対して直交する第２の方向に第２の長さを有して前記ゲート電極の下面と対向し、前記ベース領域よりも前記絶縁体層側に設けられたドリフト領域と、を有する素子活性領域部と、
    前記ゲート絶縁膜の上に設けられた前記ゲート電極と、前記ソース領域と、一部が前記ゲート電極の下面と対向して設けられた前記絶縁体層と、一部が前記ゲート電極の下面と対向して前記絶縁体層よりも前記ソース領域側に設けられた前記ベース領域と、一部が前記第１の方向に前記第２の長さよりも短い第１の長さを有して前記ゲート電極の下面と対向して前記ベース領域よりも前記絶縁体層側に設けられた前記ドリフト領域と、を有する素子終端領域部と、
    を備えた半導体装置。
  2. 第１の方向に沿って設けられている第１導電型のソース領域と、
    前記第１の方向に沿って設けられている第１導電型のドレイン領域と、
    前記ドレイン領域に接し、前記ドレイン領域と前記ソース領域との間に設けられている第１導電型のドリフト領域と、
    前記ソース領域に接し、前記ソース領域と前記ドリフト領域との間に設けられている第２導電型のベース領域と、
    前記ドリフト領域の上面側からその内部に向けて前記ドリフト領域上に設けられている絶縁体層と、
    前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられているゲート電極と、を有する半導体素子を備え、
    前記半導体素子は素子活性領域部と素子終端領域部とを有しており、前記素子終端領域部における前記ベース領域と前記絶縁体層との間で前記第１の方向に挟まれた部分の前記ドリフト領域の第１の長さは、前記素子活性領域部における前記ベース領域と前記絶縁体層との間で前記第１の方向に対して直交する第２の方向に挟まれた部分の前記ドリフト領域の第２の長さよりも短い半導体装置。
  3. 第１の方向に沿って設けられている第１導電型のソース領域と、
    前記ソース領域に接し、前記ソース領域を囲むように設けられている第２導電型のベース領域と、
    前記ベース領域を囲むように設けられている第１導電型のドリフト領域と、
    前記ドリフト領域に接し、前記第１の方向に沿って設けられている第１導電型のドレイン領域と、
    上面から見て前記ベース領域側に前記ドリフト領域の一部が、前記第１の方向に対して直交する第２の方向に沿って第２の長さ、及び前記第１の方向に沿って前記第２の長さよりも短い第１の長さを有するように、前記ドリフト領域の上面側からその内部に向けて前記ベース領域を囲むように前記ドリフト領域上に設けられている絶縁体層と、
    前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられたゲート電極と、
    を備えた半導体装置。
  4. 第１の方向に沿って設けられている第１導電型のドレイン領域と、
    前記ドレイン領域に接し、前記ドレイン領域を囲むように設けられている第１導電型のドリフト領域と、
    前記ドリフト領域を囲むように設けられている第２導電型のベース領域と、
    前記ベース領域に接し、前記第１の方向に沿って設けられている第１導電型のソース領域と、
    上面から見て前記ベース領域側に前記ドリフト領域の一部が、前記第１の方向に対して直交する第２の方向に沿って第２の長さ、及び前記第１の方向に沿って前記第２の長さよりも短い第１の長さを有するように、前記ドリフト領域の上面側からその内部に向けて前記ドレイン領域を囲むように前記ドリフト領域上に設けられている絶縁体層と、
    前記ソース領域と前記絶縁体層との間における前記ベース領域上及び前記ドリフト領域上にゲート絶縁膜を介して設けられたゲート電極と
    を備えた半導体装置。
  5. 前記第１の長さは、１．８ミクロン（μｍ）以下である請求項１乃至請求項４のいずれか１項に記載の半導体装置。
  6. 前記ソース領域と前記ドレイン領域とは、前記第２の方向に交互に繰り返して配置されている請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 前記ドレイン領域は、前記ソース領域を囲むように設けられている請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  8. 前記ソース領域は、前記ドレイン領域を囲むように設けられている請求項１または請求項２または請求項４に記載の半導体装置。
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