TWI748301B - 接面場效電晶體及其製造方法 - Google Patents

接面場效電晶體及其製造方法 Download PDF

Info

Publication number
TWI748301B
TWI748301B TW108144955A TW108144955A TWI748301B TW I748301 B TWI748301 B TW I748301B TW 108144955 A TW108144955 A TW 108144955A TW 108144955 A TW108144955 A TW 108144955A TW I748301 B TWI748301 B TW I748301B
Authority
TW
Taiwan
Prior art keywords
region
doped
effect transistor
junction field
well region
Prior art date
Application number
TW108144955A
Other languages
English (en)
Other versions
TW202123469A (zh
Inventor
普佳 瑞凡卓 戴許曼
陳柏安
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW108144955A priority Critical patent/TWI748301B/zh
Priority to CN202010337743.3A priority patent/CN113035962B/zh
Publication of TW202123469A publication Critical patent/TW202123469A/zh
Application granted granted Critical
Publication of TWI748301B publication Critical patent/TWI748301B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一種接面場效電晶體，適用於高電壓操作。接面場效電晶體包括基底層，摻雜有第一導電型摻質。基部井區形成在該基底層上，摻雜有第二導電型摻質。阻擋層位於該基底層與該基部井區的界面上，摻雜有該第一導電型摻質。閘極區在該基部井區的表面部，摻雜有該第一導電型摻質。源極區與汲極區在該基部井區的該表面部，位於該閘極區的兩側，摻雜有該第二導電型摻質。隔離結構在該基部井區的該表面部，隔離該閘極區。該閘極區包含往該汲極區延伸的一凸出部，該凸出部在該隔離結構下，該凸出部的深度比該閘極區的其他區域淺。

Description

接面場效電晶體及其製造方法
本發明是有關於半導體製造技術，且是關於接面場效電晶體(Junction Field Effect Transistor，JFET)的結構。
場效電晶體一般可分為金氧半導體(metal-oxide-semiconductor，MOS)場效電晶體與接面場效電晶體，其間的差異是金氧半導體場效電晶體包含閘極絕緣層(氧化層)在閘極與半導體層之間當作隔離。半導體層在閘極的下方構成通道區，受閘極的控制產生電流在源極與汲極之間的流通狀態。接面場效電晶體不需要絕緣層，但是閘極具有摻雜P或N導電型摻質，源極與汲極是摻雜不同於閘極的另一個導電型摻質。在閘極與源極之間以及閘極與汲極之間構成類兩個PN接面。利用對PN接面施加電壓的方式控制接面區域的空乏區大小以達到源極與汲極之間的電流的流通狀態。
接面場效電晶體的應用例如用於啟動電路(start-up circuit)等，其中高電壓操作的啟動電路也適合採用接面場效電晶體。
對於傳統的接面場效電晶體，其存在有崩潰電壓以及夾止(pinch-off)電壓的不符需求的問題。如何維持高崩潰電壓以及低夾止電壓是設計研發所需要考慮的問題。
本發明提供一種接面場效電晶體，可以維持高的崩潰電壓且可以有較低的夾止電壓，適用於高電壓操作。
於一實施例，本發明提供一種接面場效電晶體，包括基底層，摻雜有第一導電型摻質。基部井區形成在該基底層上，摻雜有第二導電型摻質。阻擋層位於該基底層與該基部井區的界面上，摻雜有該第一導電型摻質。閘極區在該基部井區的表面部，摻雜有該第一導電型摻質。源極區與汲極區在該基部井區的該表面部，位於該閘極區的兩側，摻雜有該第二導電型摻質。隔離結構在該基部井區的該表面部，隔離該閘極區。該閘極區包含往該汲極區延伸的一凸出部，該凸出部在該隔離結構下，該凸出部的深度比該閘極區的其他區域淺。
於一實施例，對於所述的接面場效電晶體，該基部井區在該閘極區與該阻擋層之間的第一部分的平均摻雜濃度，是低於該基部井區在該第一部分周圍的第二部分的摻雜濃度。
於一實施例，對於所述的接面場效電晶體，該基部井區的該第一部分包含未摻雜的濃度調整區域，該濃度調整區域的摻雜濃度是依據該基部井區的摻質自然滲透。
於一實施例，對於所述的接面場效電晶體，該濃度調整區域的數量是一個或是多個。
於一實施例，對於所述的接面場效電晶體，該濃度調整區域是一個或是多個的柱狀區域。
於一實施例，對於所述的接面場效電晶體，該閘極區與該汲極區的距離比該閘極區與該源極區的距離大。
於一實施例，對於所述的接面場效電晶體，該閘極區包括:重摻雜區在該基部井區的該表面，由該隔離結構與該源極區與該汲極區隔離。摻雜層在該重摻雜區下，包含該凸出部。上部井區在該摻雜層下，對應該阻擋層設置。
於一實施例，對於所述的接面場效電晶體，該重摻雜區、該摻雜層及該上部井區的摻雜濃度是漸減，且大於該基底層的摻雜濃度。
於一實施例，對於所述的接面場效電晶體，該源極區與該汲極區的濃度大於該基部井區的濃度。
於一實施例，對於所述的接面場效電晶體，在該基部井區中位於該汲極區下還包含該第二導電型的井區。
於一實施例，對於所述的接面場效電晶體，該基部井區是高電壓摻雜井區。
於一實施例，對於所述的接面場效電晶體，該阻擋層設置在該基底層中。
於一實施例，對於所述的接面場效電晶體，該阻擋層的一部分設置在該基底層中且該阻擋層的另一部分設置在該基部井區中。
於一實施例，本發明也提供一種製造接面場效電晶體的方法。此方法包括:提供一基底層，摻雜有第一導電型摻質;形成基部井區在該基底層上，摻雜有第二導電型摻質;形成阻擋層於該基底層與該基部井區的界面上，摻雜有該第一導電型摻質;形成閘極區在該基部井區的表面部，摻雜有該第一導電型摻質;形成源極區與汲極區在該基部井區的該表面部，位於該閘極區的兩側，摻雜有該第二導電型摻質;形成隔離結構在該基部井區的該表面部，隔離該閘極區。該閘極區包含往該汲極區延伸的一凸出部，該凸出部在該隔離結構下，該凸出部的深度比該閘極區的其他區域淺。
本發明是關於接面場效電晶體的結構以及其製造方法。接面場效電晶體可以維持高的崩潰電壓且可以有較低的夾止電壓，並適用於高電壓操作。
以下舉一些實施例來說明本發明，但是本發明不限於所舉的一些實施例。另外，這些實施例之間也允許有適當的互相結合。
圖1是一種接面場效電晶體結構與操作示意圖。參閱圖1，接面場效電晶體100的基本結構是在半導體材料上，例如在矽材料上形成N導電型的摻雜區域102當作電晶體的通道區。在N導電型的摻雜區域102的兩側形成P導電型的摻雜區域104，與摻雜區域102接觸，構成在摻雜區域102(通道區)的兩側形成兩個PN接面106、108。P導電型的摻雜區域104當作閘極(G)。N導電型的摻雜區域102的兩端當作源極(S)與汲極(D)。通過閘極(G)到源極(S)的電壓Vgs的控制，可以控制PN接面106、108的空乏區域的大小變化，如此可以決定汲極(D)的源極(S)的電流的流通狀態。
圖2是根據本發明一實施例，接面場效電晶體的剖面結構示意圖。參閱圖2，依照接面場效電晶體的結構，其是在一基底層200上製造。基底層200其依照接面場效電晶體的需要，例如摻雜P導電型的摻質，但是也可以是N導電型的摻質。在一實施例，基底層200是矽晶圓，或是在矽晶圓上另外形成的磊晶層中形成。本發明不限於基底層200的結構來源。例如，前述基底層200與磊晶層190也可以是一個矽晶圓本身的下部層與上部層。
接著，以在基底層200形成有磊晶層190為例，在磊晶層190中經過摻雜，形成N導電型的基部井區202。在基部井區202的周邊也會在磊晶層190中形成P導電型的井區204。P導電型的井區204例如是用於對基底層200施加電壓，其通過P導電型的重摻雜區222施加電壓。
於此，如果接面場效電晶體150是要應用於高電壓操作的電路中，N導電型的基部井區202的濃度是針對高電壓操作的需求，在圖式中以HVNW表示。P導電型的井區204在圖式中以HVPW表示。
本發明另外在基部井區202與基底層200的界面處，在對應後續要形成閘極區214的位置形成阻擋層206。阻擋層206是摻雜P導電型的摻質，也以PBL標示。阻擋層206會包含一部分在基底層200中，而依實際需要也可以有一部分延伸進入到N導電型的基部井區202。阻擋層206的作用有助於降低夾止電壓，避免造成接面場效電晶體150的操作失敗。阻檔層206一般也不能過於接近後續要形成的上部井區208，否則會導致通道無法形成，因此阻檔層206的設置條件，例如深度以及其厚度等可以依照設計考量來決定。阻檔層206在本實施例可以有一部分延伸進入到基部井區202，但是阻檔層206在另一實施例可以不需要延伸進入到基部井區202。然而，阻檔層206與上部井區208會維持允許接面場效電晶體操作的距離。
在基部井區202的表層部形成有隔離結構220，而沒有被隔離結構220覆蓋的區域可以形成所要的摻雜區域，例如包括閘極區214、源極區218、汲極區216。隔離結構220圍繞閘極區214以與源極區218及汲極區216隔離。於此隔離結構220與摻雜的閘極區214、源極區218及汲極區216的形成順序不需要特別限制。
在基部井區202的表層部形成的閘極區214、源極區218、汲極區216，其摻質的導電型以及摻雜區的幾何結構是不同。延續基部井區202是N導電型的實施例，閘極區214是摻雜成為與基部井區202不同導電型的 P導電型。源極區218與汲極區216是N導電型，但是摻雜的摻質是屬重摻雜的程度，以N+代表。在閘極區214下方的基部井區202是N導電型，當作接面場效電晶體的通道層的作用，受閘極區214所施加的電壓控制。
閘極區214的結構的不同設計會產生不同的崩潰電壓效果。在本發明一實施例，閘極區214的摻雜結構包括在基部井區202的表面部通過P導電型重摻雜後形成的重摻雜區(P+)212。重摻雜區(P+)212被隔離結構220隔離，而與源極區218與汲極區216隔離。源極區218與汲極區216與重摻雜區212 是不同導電型。重摻雜區212也用於接收外部輸入的閘極電壓，以控制其下部在基部井區202中的通道效果。源極區218與汲極區216的摻雜濃度也是重摻雜的程度，以N+表示，分別接收源極電壓(S)與汲極電壓(D)。
在提升崩潰電壓的考量上，繼續在基部井區202的表面部形成摻雜層210，位在重摻雜區212下，且包含往凸出部210’。於此，在製造流程中，摻雜層210與重摻雜區212的順序不限定，例如先形成摻雜層210，其後在形成重摻雜區212。反之也可以先形成重摻雜區212，其後在形成摻雜層210。摻雜層210的摻雜濃度小於重摻雜區212的濃度。
於此要注意，本發明的摻雜層210還包含凸出部210’，往汲極區216的方向延伸，且位於隔離結構220的下方。凸出部210’相對於往源極區218的方向增加其長度，可達到類似於場板的效果。一般在高電壓操作時，汲極區216會接收高電壓。摻雜層210往汲極區216延伸的長度，在經過模擬探討後，其效果可以確認會有效提升崩潰電壓。另外在重摻雜區212與汲極區216的隔離結構220也可以輔助提升崩潰電壓。
閘極區214也包含上部井區208，在摻雜層210下方，其對應阻擋層206設置。上部井區208與阻擋層206之間是屬於通道層的作用。通道層的作用由閘極區214接收的閘極電壓(G)控制。
本發明經探討，如果沒有設置阻擋層206，本發明觀察到摻雜層210可以提升崩潰電壓，但是夾止電壓仍偏高，容易造成電晶體不容易被夾止而失效。然而，本發明提出阻擋層206的設置，可以降低夾止電壓。
上部井區208的摻雜濃度會比摻雜層210的摻雜濃度小。如此整體而言，例如摻雜層210的摻雜濃度小於重摻雜區212的濃度，上部井區208的摻雜濃度小於摻雜層210的摻雜濃度小。基底層200的摻雜濃度小於上部井區208的摻雜濃度。基底層200、上部井區208、摻雜層210及重摻雜區212在本實施例都是P導電型。
如圖2的接面場效電晶體的結構，其崩潰電壓以及夾止電壓的問題可以通過摻雜層210以及阻擋層206的設置，而提升崩潰電壓且降低夾止電壓。本發明經過模擬研究後，確實印證了提升接面場效電晶體的品質的效果。 再進一步研究，以如圖2的接面場效電晶體的結構為基礎，夾止電壓可以在進一步降低。圖3是根據本發明一實施例，接面場效電晶體的剖面結構示意圖。圖4是根據本發明一實施例，接面場效電晶體的阻擋層上視圖與濃度調整區域分佈示意圖。
參閱圖3與圖4，依據圖2的接面場效電晶體的結構，在一實施例中，濃度調整區域300例如是多個柱狀區域設置在阻擋層206上，其連接在阻擋層206與上部井區208之間。從另一個角度來看，濃度調整區域300是在通道區域。濃度調整區域300例如沒有摻雜的區域。由於基部井區202是N導電型，其摻質可以自然滲透到濃度調整區域300中，而形成較低濃度的擴散區域。
濃度調整區域300的作用是要降低在上部井區208下方的通道區域的平均濃度，也就是稀釋基部井區202在此區域的N導電型的整體濃度。然而濃度調整區域300的形成不限於特定的方式，其也可以通過摻雜少量P導電型的摻質達到對N導電型的中和。又另一實施例，不需要濃度調整區域300，而直接調整降低此通道區域的平均濃度即可。再者，濃度調整區域300的數量以及幾何分佈等也可以依照實際設計調整。
如前述，濃度調整區域300的幾何結構可以其它的方式，不限於如圖4的結構。圖5是根據本發明一實施例，接面場效電晶體的阻擋層上視圖與濃度調整區域分佈示意圖。參閱圖5，濃度調整區域300也例如可以是橫切通道區域的壁狀區域，也就是在橫截面的幾何形狀例如是長方形，其長與寬的比例可以適當調整變化，其能夠調整降低此通道區域的平均濃度即可。類似地，橫截面的幾何形狀也可以是圓形或橢圓形或是適當的幾何形狀，本發明可以不限於濃度調整區域300的特定結構。
本發明從製造的方法來看，本發明也提供一種製造接面場效電晶體的方法。此方法包括:提供一基底層200，摻雜有第一導電型摻質。形成基部井區202在該基底層200上，摻雜有第二導電型摻質。形成阻擋層206於該基底層200與該基部井區202的界面上，摻雜有該第一導電型摻質。形成閘極區214在該基部井區202的表面部，摻雜有該第一導電型摻質。形成源極區218與汲極區216在該基部井區202的該表面部，位於該閘極區214的兩側，摻雜有該第二導電型摻質。形成隔離結構220在該基部井區202的該表面部，隔離該閘極區214。該閘極區214包含往該汲極區216延伸的一凸出部210’，該凸出部210’在該隔離結構220下。凸出部210’的深度比閘極區214的其他區域淺。
本發明的接面場效電晶體包括閘極區214的凸出部210’以及基底層埋入的阻擋層206的設置，可以提高崩潰電壓以及降低夾止電壓。在一實施例，在通道區域可以更例如設置濃度調整區域300，可以稀釋在通道區域的摻質濃度，可以降低夾止電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:接面場效電晶體 102、104:摻雜區域 106、108:接面 150:接面場效電晶體 190:磊晶層 200:基底層 202:基部井區 204:井區 206:阻擋層 208:上部井區 210:摻雜層 210’:凸出部 212:重摻雜區 214:閘極區 216:汲極區 218:源極區 220:隔離結構 222:重摻雜區 300:濃度調整區域
圖1是一種接面場效電晶體結構與操作示意圖。 圖2是根據本發明一實施例，接面場效電晶體的剖面結構示意圖。 圖3是根據本發明一實施例，接面場效電晶體的剖面結構示意圖。 圖4是根據本發明一實施例，接面場效電晶體的阻擋層上視圖與濃度調整區域分佈示意圖。 圖5是根據本發明一實施例，接面場效電晶體的阻擋層上視圖與濃度調整區域分佈示意圖。
150:接面場效電晶體
190:磊晶層
200:基底層
202:基部井區
204:井區
206:阻擋層
208:上部井區
210:摻雜層
212:重摻雜區
214:閘極區
216:汲極區
218:源極區
220:隔離結構
222:重摻雜區
210’:凸出部

Claims (12)

  1. 一種接面場效電晶體，適用於高電壓操作，包括：基底層，摻雜有第一導電型摻質；基部井區，形成在該基底層上，摻雜有第二導電型摻質；阻擋層，位於該基底層與該基部井區的界面上，摻雜有該第一導電型摻質；閘極區，在該基部井區的表面部，摻雜有該第一導電型摻質；源極區與汲極區，在該基部井區的該表面部，位於該閘極區的兩側，摻雜有該第二導電型摻質；以及隔離結構，在該基部井區的該表面部，隔離該閘極區，其中該閘極區包含往該汲極區延伸的一凸出部，該凸出部在該隔離結構下，該凸出部的深度比該閘極區的其他區域淺。
  2. 如申請專利範圍第1項所述的接面場效電晶體，其中該基部井區在該閘極區與該阻擋層之間的第一部分的平均摻雜濃度，是低於該基部井區在該第一部分周圍的第二部分的摻雜濃度。
  3. 如申請專利範圍第2項所述的接面場效電晶體，其中該基部井區的該第一部分包含濃度調整區域，該濃度調整區域的摻雜濃度是依據該基部井區的摻質自然滲透。
  4. 如申請專利範圍第3項所述的接面場效電晶體，其中該濃度調整區域的數量是一個或是多個。
  5. 如申請專利範圍第3項所述的接面場效電晶體，其中該濃度調整區域是一個或是多個的柱狀區域。
  6. 如申請專利範圍第1項所述的接面場效電晶體，其中該閘極區與該汲極區的距離比該閘極區與該源極區的距離大。
  7. 如申請專利範圍第1項所述的接面場效電晶體，其中該閘極區包括：重摻雜區，在該基部井區的該表面部，由該隔離結構與該源極區與該汲極區隔離；摻雜層，在該重摻雜區下，包含該凸出部；以及上部井區，在該摻雜層下，對應該阻擋層設置。
  8. 如申請專利範圍第7項所述的接面場效電晶體，其中該重摻雜區、該摻雜層及該上部井區的摻雜濃度是漸減，且大於該基底層的摻雜濃度。
  9. 如申請專利範圍第1項所述的接面場效電晶體，其中該源極區與該汲極區的濃度大於該基部井區的濃度。
  10. 如申請專利範圍第1項所述的接面場效電晶體，其中在該基部井區中位於該汲極區下還包含該第二導電型的井區。
  11. 如申請專利範圍第1項所述的接面場效電晶體，其中該基部井區是高電壓摻雜井區。
  12. 一種製造接面場效電晶體的方法，包括：提供一基底層，摻雜有第一導電型摻質；形成基部井區在該基底層上，摻雜有第二導電型摻質；形成阻擋層於該基底層與該基部井區的界面上，摻雜有該第一導電型摻質；形成閘極區在該基部井區的表面部，摻雜有該第一導電型摻質；形成源極區與汲極區在該基部井區的該表面部，位於該閘極區的兩側，摻雜有該第二導電型摻質；以及 形成隔離結構在該基部井區的該表面部，隔離該閘極區，其中該閘極區包含往該汲極區延伸的一凸出部，該凸出部在該隔離結構下，該凸出部的深度比該閘極區的其他區域淺。
TW108144955A 2019-12-09 2019-12-09 接面場效電晶體及其製造方法 TWI748301B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108144955A TWI748301B (zh) 2019-12-09 2019-12-09 接面場效電晶體及其製造方法
CN202010337743.3A CN113035962B (zh) 2019-12-09 2020-04-26 结型场效应晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108144955A TWI748301B (zh) 2019-12-09 2019-12-09 接面場效電晶體及其製造方法

Publications (2)

Publication Number Publication Date
TW202123469A TW202123469A (zh) 2021-06-16
TWI748301B true TWI748301B (zh) 2021-12-01

Family

ID=76458620

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108144955A TWI748301B (zh) 2019-12-09 2019-12-09 接面場效電晶體及其製造方法

Country Status (2)

Country Link
CN (1) CN113035962B (zh)
TW (1) TWI748301B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI800363B (zh) * 2022-04-27 2023-04-21 新唐科技股份有限公司 半導體結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI538200B (zh) * 2012-09-03 2016-06-11 旺宏電子股份有限公司 高壓接面場效電晶體
TWI608626B (zh) * 2014-07-02 2017-12-11 台灣積體電路製造股份有限公司 接面場效電晶體、半導體裝置及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226101B (zh) * 2014-06-30 2018-04-10 无锡华润上华科技有限公司 结型场效应晶体管及其制造方法
US20190131404A1 (en) * 2017-10-30 2019-05-02 Analog Devices Global Unlimited Company Low gate current junction field effect transistor device architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI538200B (zh) * 2012-09-03 2016-06-11 旺宏電子股份有限公司 高壓接面場效電晶體
TWI608626B (zh) * 2014-07-02 2017-12-11 台灣積體電路製造股份有限公司 接面場效電晶體、半導體裝置及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI800363B (zh) * 2022-04-27 2023-04-21 新唐科技股份有限公司 半導體結構及其製造方法

Also Published As

Publication number Publication date
CN113035962B (zh) 2023-07-28
CN113035962A (zh) 2021-06-25
TW202123469A (zh) 2021-06-16

Similar Documents

Publication Publication Date Title
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
TWI787470B (zh) 半導體裝置及其製造方法
US8652930B2 (en) Semiconductor device with self-biased isolation
JP3158738B2 (ja) 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
JP5150675B2 (ja) 半導体装置
US20170271511A1 (en) Embedded JFETs for High Voltage Applications
US8674435B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
WO2016058277A1 (zh) 一种浅沟槽半超结vdmos器件及其制造方法
US10777544B2 (en) Method of manufacturing a semiconductor device
US20160172436A1 (en) Semiconductor device, termination structure and method of forming the same
CN109065623A (zh) 一种碳化硅金属氧化物半导体场效应晶体管及其制造方法
JP5319918B2 (ja) 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー
KR100877674B1 (ko) Ｌｄｍｏｓ 소자
TW202114220A (zh) 高壓半導體裝置以及其製作方法
TWI748301B (zh) 接面場效電晶體及其製造方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2015008281A (ja) 半導体装置及びその製造方法
TW202021132A (zh) 橫向擴散金氧半導體裝置
TW201709505A (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
KR20110078861A (ko) 수평형 디모스 트랜지스터
CN113363322B (zh) N沟道的沟槽型vdmos和沟槽型igbt
TWI532101B (zh) 雙極性接面電晶體及其操作方法與製造方法
WO2019134466A1 (zh) 横向绝缘栅双极晶体管及其制作方法
JP2001298187A (ja) 高電圧トランジスタの製造方法
JP5456147B2 (ja) 半導体装置