JP5319918B2 - 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー - Google Patents

高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー Download PDF

Info

Publication number
JP5319918B2
JP5319918B2 JP2007520318A JP2007520318A JP5319918B2 JP 5319918 B2 JP5319918 B2 JP 5319918B2 JP 2007520318 A JP2007520318 A JP 2007520318A JP 2007520318 A JP2007520318 A JP 2007520318A JP 5319918 B2 JP5319918 B2 JP 5319918B2
Authority
JP
Japan
Prior art keywords
forming
epitaxial layer
wafer
diffusion
arsenic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007520318A
Other languages
English (en)
Other versions
JP2008506256A (ja
Inventor
ハーマン トーマス
Original Assignee
インターナショナル レクティフィアー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナショナル レクティフィアー コーポレイション filed Critical インターナショナル レクティフィアー コーポレイション
Publication of JP2008506256A publication Critical patent/JP2008506256A/ja
Application granted granted Critical
Publication of JP5319918B2 publication Critical patent/JP5319918B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Description

本発明は、半導体装置の製造に用いるシリコンウエハーを形成する方法およびウエハーに関する。
エピタキシャル成長シリコン接合受入層をシリコンウエハー上に形成することは、半導体装置の製造において一般的である。エピタキシャル層は低濃度のＮ型またはＰ型不純物を有するのに対して、基板はより薄くてより高濃度の層である。次に任意の型の接合パターンがエピタキシャル層に形成されて、既知の装置、例えばＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、集積回路などを形成する。
高電圧半導体装置は、通常、電位差が大きい領域の間に低濃度領域であるリサーフ領域を用いる。電圧差が増大するにつれて、リサーフ領域は空乏化し、最大電圧差が加えられる前に完全に空乏化する。ダブルリサーフ技術では、２つの反対極性のリサーフ領域があり、加えられる電位差が増大するにつれて、両リサーフ領域とも空乏化する。このような装置およびダブルリサーフ技術を用いる利点は特許文献１に詳細に述べられている。
米国特許第４８６６４９５号公報 米国特許第５８６１６５７号公報
ダブルリサーフ技術を用いる高電圧装置では、１つの極性のリサーフ領域は、反対極性のエピタキシャル成長層中への適切なドーパントの注入および拡散によって形成される。拡散リサーフ領域によって挟まれたエピタキシャル層は第２リサーフ領域としての機能を果たす。上部（拡散）リサーフ層の電荷が約１×１０12／ｃｍ2に調整され、下部（挟まれたエピタキシャル）リサーフ領域の電荷が約１．５×１０12／ｃｍ2に調整される場合に、高耐圧は達成される。かかる構成の結果として、拡散リサーフ層の深さがわずかに変化すると、耐圧の制御ができなくなるように、挟まれたエピタキシャル領域の電荷は大幅に変化する。この作用はより厚いエピタキシャル層を用いることによって弱める必要がある。より厚いエピタキシャル層はいくつかの欠点を有する。
１．より深い分離拡散が、集積回路における回路の様々な部品を電気的にお互いに分離するために必要であるので、１２００℃以上の温度でより長い拡散時間を必要とするので、処理量が小さい。
２．１２００℃以上の非常に長い拡散時間はより多くの欠陥を引き起こして、より小さい歩留まりをもたらす。
３．１２００℃以上の長い拡散時間はまた、より大きい横方向拡散に因って、より広い分離拡散をもたらし、従ってチップの有用な面積を減らす。
１９９９年１月１９日にニラジ・ランヤン（Ｎｉｒａｊ Ｒａｎｊａｎ）に対し許可され、本出願の譲受人に譲渡された特許文献２は上記に対する改良を提案しており、それによってエピタキシャル層の厚さは大幅に減少され、電荷分布は変更される。従って、下部リサーフ電荷（挟まれたエピタキシャル領域）の大部分（約７５％を超える、好ましくは８０％を超える）は、エピタキシャル層の下部１〜４ミクロンあるいはエピタキシャル層の下部約２５％または好ましくは２０％に含有される。エピタキシャル層の上部はかなり薄くドープされ、下部リサーフ電荷のごくほんの一部を含有する。
下部エピタキシャル領域で増加する電荷は、次の２つの手段のどちらかによってウエハー製造プロセスの始めに導入される。
１．薄くドープされる領域のエピタキシャル成長に先だって、適切なドーパントの基板ウエハーへの注入と、その後に続く拡散。
２．薄い濃くドープされるエピタキシーが最初に成長させられ、その後により薄い薄くドープされるエピタキシャル成長が続くエピタキシャル成長プロセス。
結果として生じる構造では、上部（拡散）リサーフ領域の深さの変化がその下の挟まれた領域内に含有された電荷に与える影響はずっと小さい。これは、所与の耐圧に対して、かなり薄いエピタキシャル層の耐圧のより良い制御をもたらす。その結果として、より薄いエピタキシャル層は、分離拡散を形成するのに必要な分離拡散時間を減らし、分離拡散はより小さい横方向の広がりを有し、より小さいチップ面積を占める。
本発明によれば、例えば、深さが約０．３ミクロン未満の非常に浅い砒素または他の遅い拡散ドーパントが、従来のＮ型の非傾斜エピタキシャル接合受入層の成長前に、Ｐ型シリコン基板に注入される。次の拡散を次に成長させられるエピタキシャル層に形成するのに用いられる熱工程以外に、計画的拡散工程はこの浅い注入に続いて決して用いられない。次に通常３〜６ミクロンの厚さを有するエピタキシャル成長Ｎ型層が、浅いインプラントの上に成長させられる。次に約１ミクロンの厚さのリサーフ領域がエピタキシャル層中に拡散させられる。
接合パターンの形成後に、最初に拡散した砒素は例えば深さが約３ミクロンまで深まることになる。対照的に、特許文献２は、燐かそれとも砒素が注入され、次にＰ型基板中に１〜２ミクロンの厚さまで拡散する必要があることを提案している。装置を形成するための従来の拡散工程の後に、この最初のインプラントは、同じ次の熱処理の間に３ミクロンをはるかに越えて深まる。
Ｐ型基板中の極端に浅い注入Ｎ型バッファ領域を用いることによって、エピタキシャル層における全Ｎ型キャリア濃度のずっと良い分布および調整が実現し、例えば、ずっと良く調整された、かつより予想可能なリサーフダイオードをもたらすことが分かった。
さらに、本発明の新規プロセスでは、接合受入層における電荷の約４０％は層の下部にあり、特許文献２で教示される７０％と対照的である。
注入層は出来るだけ幅が狭いままであることが重要である。従って、燐ではない、より遅く拡散する砒素が必要である。好ましい実施形態では、最初の砒素インプラントは、非傾斜Ｎ型エピタキシャル層の成長前にＰ型基板に入る深さがわずか約０．１ミクロンである。
注入の直後に、計画的熱拡散は砒素を基板中へ特定的に拡散させるために決して行われない。勿論、装置を製造するために必要な他の熱工程による後の付随的拡散が砒素を動かす。
新たな発明の利点は、例えば、６００〜１２００ボルトを阻止することを目的としているリサーフ装置にとって重要である、エピタキシャル層における正味の全Ｎ型ドーピングのかなり良い調整および精度を与えることである。
（ａ）先行技術
図１を参照すると、先行技術による横方向導通ダイオードが示され、このダイオードの接合は、Ｐ型基板１１上に堆積した単結晶シリコンのＮ-型エピタキシャル層のＮ-型ウェル１０に形成される。Ｎ+型拡散は低抵抗接触を端子「Ｋ」を有する陰極電極１２に与える。環状電極１３は装置の陽極「Ａ」である。
エピタキシャル層１０（時々「エピ」と略称される）は、環状配置である拡散２３のような、１つ以上のＰ型分離拡散によって、複数の分離ウェル２０、２１、および２２に分割されるが、その他の所望の配置を有することができる。陽極電極１３はＰ+型領域２３の上に堆積される。拡散２３は、領域またはウェル２０、２１、および２２を分離するために、領域１０と１１との間のＰ／Ｎ境界と交差するのに十分なほど深いことが必要である。ウェル２１および２２は、任意の接合パターンを含み、ダイオード、ＭＯＳゲート装置、および／またはバイポーラ装置を任意の個別または集積回路の構成で形成する。
図１の装置が例えば６００ボルトを超える高電圧装置である場合に、環状リサーフＰ-型領域３０が設けられ、このＰ-領域３０は約１×１０12ａｔｏｍｓ／ｃｍ2の全電荷を有し、最大逆電圧がダイオードの電極１２と１３との間に加えられる場合に、完全に空乏化する傾向がある。逆バイアスに因るパンチスルー降伏を防止するために、例えば６００ボルト以上の高電圧用の先行技術によるエピタキシャル層１０が、約２０〜２５ミクロンの厚さで作られ、その表面で約３ｏｈｍ―ｃｍの均一なＮ-型抵抗率を測定した。
比較的厚いエピタキシャル層１０の結果として、Ｐ型分離拡散２３はまた横方向拡散に因って比較的広くなる。これによって拡散２３は全チップ面積の比較的大きい部分を占めるので、種々の接合受入ウェルの有効面積を減らす。さらに、より厚いエピタキシャル層１０は、個々のチップ（またはダイ）が形成されるウエハーのコストを増大させ、処理時間を増大させ、そしてより長い高温処理時間が必要なので付加的破損を引き起こす。
領域３０は通常約５ミクロンの深さである。この深さが製造変化に因って変わると、その電荷濃度が領域３０の下に大きいエピ体積を用いることによって減らされない限り、領域３０の下のエピ・ピンチは下にある電荷に大きな影響を与える。
図２は、図１と同一の数字が同一の部材を示す特許文献２の構造と同一である。図２は、図１と同じ数字が同じ要素を示す特許文献２の先行技術構造を示す。図１の層１０のＮキャリアの同じ総濃度は図２で用いられるが、総濃度の大部分をエピタキシャル層１０の下部にある厚さが小さい部分４０に置くことによって再分布される。例えば、領域４０は層１０の全厚さの１０％〜４０％の厚さを有し、層１０の２〜４倍の濃度を有する。また一方、領域４０の厚さと濃度の組み合せは、１．２〜１．５×１０12／ｃｍ2の全電荷をこの領域に生じさせる。領域４０は２ミクロンの厚さであり（形成時）、約７×１０15ａｔｏｍｓ／ｃｍ3のドーピング濃度を有する。砒素インプラント層の電荷は、インプラント層およびエピ層の両方の全電荷の約４０％である。
領域１０の全電荷を再分布させることによって、エピタキシャル層または領域１０の厚さは、例えば、６００Ｖの耐圧に対して２０ミクロンから１０ミクロンへ大幅に減らされる。そのときこれは分離拡散２３に必要な深さ、ひいてはその側面積を大幅に減らす。その結果として、能動回路または部品用のより大きい面積がチップに保たれる。さらに、拡散２３を動かすのに必要な時間は、例えば、２０ミクロン厚のエピに対する２４時間から１０ミクロン厚のエピに対する６時間へ大幅に減らされる。
最後に、リサーフ領域３０の下の挟まれたエピ領域の全電荷のほんの一部がエピ（領域１０）の上部から生じるので、領域３０の深さの変化が挟まれたエピ領域の電荷に与える影響はより小さい。
基板１１は任意の従来のＰ型基板であり、５〜２５ミルの厚さを有する。基板の抵抗率は耐圧要求に基づいて選ばれる。例えば、６００Ｖの耐圧に対して基板１１の抵抗率は約６０ｏｈｍ―ｃｍであり、１２００Ｖに対してその抵抗率は約１５０ｏｈｍ―ｃｍである。
先行技術の図２における６００Ｖ装置用のエピ層部分４０は、先ず比較的小さい抵抗率、例えば０．５〜１ｏｈｍ―ｃｍおよび１〜４ミクロンの厚さで成長させられる。領域４０の厚さと抵抗率の組み合せは、この層の全電荷が１．２〜１．５×１０12／ｃｍ2であって、３０００〜４０００Ω／平方のエピタキシャルシート抵抗を生じるように選ばれる。
比較的濃くドープした領域４０は、（領域１０に比べて）燐または砒素イオンを直接Ｐ型基板１１に注入し、その後に（エピ層１０の堆積に先立って）拡散を続けて、ドーパントを１〜２ミクロンの深さへ動かすことによって生成される。インプラント量およびドライブイン拡散条件は、３０００〜４０００Ω／平方のシート抵抗を達成するように選ばれる。次にエピ１０を拡散４０の上に成長させる。
上部エピ層（領域１０）の厚さは、Ｐ型リサーフ領域３０の深さおよび濃くドープした領域４０のドーパント種に基づいて選ばれる。例えば、Ｐ型リサーフ領域３０が約５ミクロンの深さであり、砒素ドーパントが領域４０に用いられる場合は、約８ミクロンの厚さが領域１０に対して選ばれる。Ｐ型リサーフ領域３０の厚さを減らすことによって、上部エピ（領域１０）の厚さをさらに減らすことが可能である。
先行技術の図２における領域１０の抵抗率は、集積回路の他の部品によって課せられる要求に基づいて、２〜４ｏｈｍ―ｃｍである。領域１０の抵抗率が小さくなればなるほど、Ｐ型リサーフ領域３０の電荷を調整することがますます困難になる。全ての処理工程の最後における１．５〜２．０×１０12／ｃｍ2の下部エピ・ピンチド・エピ電荷（Ｐ型リサーフ領域３０の下）または２８００〜３５００Ω／平方のピンチド・エピ・シート抵抗の厚さおよび抵抗率の選択。
領域１０およびその従属領域４０は、燐かそれとも砒素がドープされる。砒素は燐よりも小さい拡散係数を有し、従って濃くドープした領域４０から薄くドープした領域１０への自動ドーピングが少ないので、より薄い領域が要求される場合に、砒素は好ましい（しかし注入後に拡散する）。
（ｂ）本発明
本発明に従って、図２の領域４０は、砒素または類似の遅い拡散種（燐ではない）のＰ型基板１１中の約０．１ミクロンの深さへのインプラントによって形成される。拡散工程は、領域１０の形成前に、このインプラントに決して続かない。インプラントに施される拡散は、接合パターンをエピタキシャル成長領域１０に形成するために後で実行されるものだけである。通常のプロセスでは、かかる拡散工程は、砒素インプラント領域４０の最終深さを約３ミクロンに増大させるかもしれない。対照的に、層１０が堆積される前に１〜２ミクロンに拡散させられた、図２の（燐または砒素の）先行技術による最初の打ち込まれたインプラント４０は、後で３ミクロンを超えて、例えばエピタキシャル領域１０の接合パターンの生成中に５または６ミクロンに動かされる。
インプラント形成領域４０はマスキングしない「ブランケット」インプラントである。必要に応じて、マスキングして選択的に注入される砒素層が、後で形成される高電圧装置の下の部分にだけ形成されるということもあり得る。
本発明による方法は次のように６００Ｖの製品に使用される。
Ｐ型ウエハー１１は７０〜１００（好ましくは９０）ｏｈｍ―ｃｍの抵抗率を有する。ウエハーは従来の方法で洗浄され、インプラントに対応できるように準備され、そしてＡｓ埋め込み層は１８０ｋＶで１．１Ｅ１２±約２０％のドーズで注入される。
次にＮ型層１０は、約１．０ｏｈｍ―ｃｍの抵抗率で約３．５ミクロンの厚さにエピタキシャル堆積される。
その後に、従来の処理工程が接合パターンを形成するために実施される。従って、リサーフ領域３０は、従来のフォトリソグラフィーマスキングを用いて、１８０ｋｅＶで４．７Ｅ１２のホウ素インプラントによって形成され、その後に１１００℃で５時間の拡散ドライブが続く。この拡散ドライブなどの結果として、最初のインプラント４０は、先行技術の１〜２ミクロンの最初の拡散よりもはるかにわずかしか深まらない。
図３は、横方向導通ＮチャンネルＭＯＳＦＥＴが図２のウェル２１に形成される場合に、本発明がどのように使用され得るかを示す。図２の数字と同じ数字は同じ部品を示す。図３において、接合パターンは環状リサーフ拡散５１によって囲まれる中央ドレイン拡散５０を含む。ソースリング５６を含む拡散Ｐ型ベース５５は領域１０の上面に拡散させられる。適切なゲート酸化物６０はポリシリコンゲートリング６１の下に形成され、ウェル１０の全面はパシベーション酸化物６２によって覆われる。環状であるソース電極６５はソース５６およびベース５５に接続され、ドレイン電極６６はドレイン領域５０に接続される。ゲート電極５７はポリシリコンゲート６１に接続される。
動作中、図３の構造は、ソース電極６５とドレイン電極６６との間の高逆電圧、例えば６００ボルト以上に耐える。装置をオンにするために、ベース５５内のチャンネル領域の反転を引き起こす電圧がゲート６１に加えられる。その結果、電子電流は、ソース電極６５から反転チャンネルを通ってリサーフ拡散５１の下をドレイン６６へ流れることができる。
図３に示す接合パターンは他の所望の既知接合パターン、例えば細胞状、かみ合わせ型であってもよい。
６００ボルトの実施例では、ゲートリング６１の外縁から分離拡散２３の縁までの横方向距離は約２５ミクロンである。領域１０は約４ミクロンの深さである。ゲートリング６１は約１０ミクロンの幅を有する。リング６１の内縁と接合５０の外縁との間の横方向距離は、６００ボルトの装置の場合は約７０ミクロン、１２００ボルトの装置の場合は約１４０ミクロンである。Ｐリサーフ領域５１は約１ミクロンの深さを有する。全電荷の約６０％がピンチ領域内にあるので、１ミクロンの深さの製造変化が領域５１の下の「エピ・ピンチ」に及ぼす影響はわずかであることに留意すべきである。
１２００ボルトの装置の場合は、上の大きさを保つことができる。しかしながら、基板の抵抗率は約２００ｏｈｍ―ｃｍに増大する。
図４は高電圧ＰＭＯＳで実施される本発明を示す。図４において、図２および３の構成要素と同じ構成要素は同じ識別数字を有する。従って、図２および３の構造は組み合せられ、ゲート６１はＰ+型領域１００と中央Ｐ-型領域１０１との間の反転可能チャンネルの上に重なる。中央Ｐ+型コンタクト領域１０２はドレインコンタクト６６と接触するために設けられる。Ｎ+型コンタクト領域１０３も領域１００の縁と接触して設けられる。接地コンタクト１３はＰ+型領域２３に接続される。
本発明を特定の実施形態に関して説明したが、多くの他の変形例と変更態様、および他の用途が当業者には明らかである。従って本発明は本明細書の上記の実施形態により限定されるものではない。
高電圧ダイオードを従来の先行技術によるウエハーエピタキシャル層の分離ウェルに含むチップの一部の断面図を示す。 図１のエピタキシャル層の電荷を再分布させて、より薄いエピタキシャル層の使用および耐圧のより良い調整を可能にする先行技術の構造を示す。 図２のチップの別のＮ-型ウェルにあるＮチャンネル横方向導通ＭＯＳＦＥＴに対する本発明の使用例を示す。 本発明による高電圧ＰチャンネルＭＯＳＦＥＴを示す。
符号の説明
１０ エピタキシャル層
１１ Ｐ型基板
２０、２１、２２ 分離ウェル
２３ 拡散
３０、４０ 領域
５１ 環状リサーフ拡散
５５ ベース
５６ ソースリング
６１ ゲートリング
６６ ドレインコンタクト

Claims (12)

  1. 高電圧半導体装置に対して用いられるウエハーを形成する方法であって、
    砒素インプラントをＰ型シリコン基板の表面に注入する工程であって、当該砒素インプラントは約０．３ミクロン未満の深さを有する工程と、
    次にエピタキシャル層を前記Ｐ型シリコン基板の上に堆積する工程であって、当該エピタキシャル層は約５ミクロン未満の厚さを有する工程と、
    次に前記エピタキシャル層に接合パターンを形成する工程であって、前記接合パターンを形成する間に前記砒素インプラントに第１拡散工程が実施され、当該第１拡散工程により形成される砒素拡散層は、前記エピタキシャル層の下部において約５ミクロン未満の厚さを有する工程とを含むウエハーを形成する方法で、
    前記接合パターンを形成する工程は、Ｐ型拡散リサーフ領域を形成する工程と、前記砒素拡散層と前記Ｐ型シリコン基板との間のＰ／Ｎ境界と交差するのに十分なほどの深さまでＰ型分離拡散を形成する工程とを含み、
    当該方法により形成されたウエハーは、６００ボルト以上の定格電圧を有する高電圧半導体装置に対して用いられることが可能であるウエハーを形成する方法。
  2. 前記砒素インプラントが、Ｐ型シリコン基板の表面のほぼ全面にわたって一定の濃度を有するブランケットインプラントである請求項１に記載のウエハーを形成する方法。
  3. 前記砒素インプラントが約０．１ミクロンの深さを有する請求項１に記載のウエハーを形成する方法。
  4. 前記砒素インプラントが、１．３Ｅ１２ａｔｏｍｓ／ｃｍ2のドーズを有する請求項３に記載のウエハーを形成する方法。
  5. 前記エピタキシャル層が、Ｎ型である請求項１に記載のウエハーを形成する方法。
  6. 前記砒素インプラントが、Ｐ型シリコン基板の表面のほぼ全面にわたって一定の濃度を有するブランケットインプラントである請求項５に記載のウエハーを形成する方法。
  7. 前記砒素インプラントが約０．１ミクロンの深さを有する請求項６に記載のウエハーを形成する方法。
  8. 前記砒素インプラントが、１．３Ｅ１２ａｔｏｍｓ／ｃｍ2のドーズを有する請求項７に記載のウエハーを形成する方法。
  9. ６００ボルト以上の定格電圧を有する高電圧半導体装置に対して用いられるウエハーであって、
    Ｐ型シリコン基板と、
    前記Ｐ型シリコン基板の上面にわたってその中に均一に形成された深さ０．３ミクロン未満の砒素インプラントと、
    前記Ｐ型シリコン基板の前記砒素が注入された上面の上に堆積され、約５ミクロン未満の厚さを有するＮ型のエピタキシャル層であって、
    前記砒素インプラントは、前記エピタキシャル層に接合パターンを形成するその後の拡散によってだけ拡散され、前記エピタキシャル層の下部において約５ミクロン未満の厚さを有する砒素拡散層が形成され、
    前記接合パターンの形成は、Ｐ型拡散リサーフ領域の形成と、前記砒素拡散層と前記Ｐ型シリコン基板との間のＰ／Ｎ境界と交差するのに十分なほど深いＰ型分離拡散の形成とを含む、
    Ｎ型のエピタキシャル層と
    を備えるウエハー。
  10. 前記エピタキシャル層に燐が添加され、このエピタキシャル層が約１．０ｏｈｍ―ｃｍの抵抗率を有する請求項９に記載のウエハー。
  11. 前記砒素インプラントが、前記エピタキシャル層中の電荷よりも少ない電荷を有し、前記砒素インプラントおよび前記エピタキシャル層の全電荷の約４０％を含む請求項９に記載のウエハー。
  12. 前記エピタキシャル層と砒素インプラントの全電荷の比が、約６０対４０である請求項９に記載のウエハー。
JP2007520318A 2004-07-08 2005-06-16 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー Active JP5319918B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/888,690 2004-07-08
US10/888,690 US7180152B2 (en) 2004-07-08 2004-07-08 Process for resurf diffusion for high voltage MOSFET
PCT/US2005/021101 WO2006016965A2 (en) 2004-07-08 2005-06-16 Improved process for resurf diffusion for high voltage mosfet

Publications (2)

Publication Number Publication Date
JP2008506256A JP2008506256A (ja) 2008-02-28
JP5319918B2 true JP5319918B2 (ja) 2013-10-16

Family

ID=35540464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007520318A Active JP5319918B2 (ja) 2004-07-08 2005-06-16 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー

Country Status (7)

Country Link
US (2) US7180152B2 (ja)
JP (1) JP5319918B2 (ja)
KR (1) KR100858154B1 (ja)
DE (1) DE112005001587T9 (ja)
GB (1) GB2430804B (ja)
TW (1) TWI274372B (ja)
WO (1) WO2006016965A2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20070090360A1 (en) * 2005-10-20 2007-04-26 Vishay General Semiconductors, Llc Blanket implant diode
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
JP5783328B2 (ja) 2012-05-28 2015-09-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN102723304B (zh) * 2012-05-31 2014-07-16 日银Imp微电子有限公司 用于直接驱动功率器件的n阱高压栅驱动芯片的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170571A (ja) * 1988-12-23 1990-07-02 Fujitsu Ltd 半導体装置とその製造方法
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
JPH0629374A (ja) * 1992-07-09 1994-02-04 Fuji Electric Co Ltd 半導体集積回路装置
US5861657A (en) * 1996-01-18 1999-01-19 International Rectifier Corporation Graded concentration epitaxial substrate for semiconductor device having resurf diffusion
US5747853A (en) * 1996-08-07 1998-05-05 Megamos Corporation Semiconductor structure with controlled breakdown protection
US6100572A (en) * 1997-03-20 2000-08-08 International Rectifier Corp. Amorphous silicon combined with resurf region for termination for MOSgated device
US6194290B1 (en) * 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6593594B1 (en) * 1999-12-21 2003-07-15 Koninklijke Philips Electonics N.V. Silicon carbide n-channel power LMOSFET
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
US6949424B2 (en) * 2003-08-28 2005-09-27 Texas Instruments Incorporated Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology

Also Published As

Publication number Publication date
US20070085160A1 (en) 2007-04-19
KR100858154B1 (ko) 2008-09-10
WO2006016965A2 (en) 2006-02-16
WO2006016965A3 (en) 2006-04-27
GB2430804A (en) 2007-04-04
TWI274372B (en) 2007-02-21
DE112005001587T9 (de) 2008-02-14
TW200603249A (en) 2006-01-16
JP2008506256A (ja) 2008-02-28
GB2430804B (en) 2009-03-25
DE112005001587T5 (de) 2007-05-24
KR20070012882A (ko) 2007-01-29
US7180152B2 (en) 2007-02-20
GB0700231D0 (en) 2007-02-14
US20060006555A1 (en) 2006-01-12
US7482205B2 (en) 2009-01-27

Similar Documents

Publication Publication Date Title
US20210098568A1 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
US7301202B2 (en) Semiconductor device and method of manufacturing the same
US5861657A (en) Graded concentration epitaxial substrate for semiconductor device having resurf diffusion
US7238987B2 (en) Lateral semiconductor device and method for producing the same
JP5319918B2 (ja) 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー
US20020149022A1 (en) Silicon carbide inversion channel mosfets
US5893736A (en) Methods of forming insulated gate semiconductor devices having spaced epitaxial JFET regions therein
JP2003101022A (ja) 電力用半導体素子
JP2000516396A (ja) 線形な電流・電圧特性を備えた半導体部品
US11158705B2 (en) Method for forming a superjunction transistor device
US11764257B2 (en) Systems and methods for junction termination of wide band gap super-junction power devices
CN107819025A (zh) 半导体装置和半导体装置的制造方法
US10665703B2 (en) Silicon carbide transistor
US20210391418A1 (en) Super junction power device and method of making the same
US11626325B2 (en) Method of making a silicon carbide integrated circuit
JPH10173174A (ja) 半導体装置とその製造方法
CN113035962B (zh) 结型场效应晶体管及其制造方法
KR101887910B1 (ko) SiC MOSFET 전력 반도체 소자 및 그 제조방법
US11527608B2 (en) Method for producing a transistor device having a superjunction structure
US20210391419A1 (en) Super junction power device and method of making the same
JP2004193630A (ja) 高耐圧半導体素子
US20030006483A1 (en) Short channel power MOSFET with increased breakdown voltage
KR20230112458A (ko) 원형 ldmos 소자 및 그 제조 방법
CN115440588A (zh) 一种超结绝缘双极型晶体管的终结区制备方法
EP1770787A2 (en) Semiconductor device with a MOS transistor and method of manufacturing the same

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091204

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110215

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110311

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110318

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110608

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110715

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120712

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120720

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120810

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121107

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121112

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130123

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130610

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130712

R150 Certificate of patent or registration of utility model

Ref document number: 5319918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250