TWI608626B - 接面場效電晶體、半導體裝置及其製造方法 - Google Patents

接面場效電晶體、半導體裝置及其製造方法 Download PDF

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黃崎峰
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Description

接面場效電晶體、半導體裝置及其製造方法
本發明是關於一種場效電晶體及其製造方法，特別是有關於一種接面場效電晶體及其製造方法。
接面閘極場效電晶體(junction gate field effect transistors，JFET)提供多樣有用特性，例如低雜訊、高切換速度與高功率使用容量等。接面閘極場效電晶體的這些特性做為設計考量可用於眾多功率應用中，例如功率放大器。
根據一些實施方式，一種接面場效電晶體(junction field effect transistors，JFET)包含基板、源極區域形成於基板中、汲極區域形成於基板中、通道區域形成於基板中和至少一閘極區域形成於基板中。通道區域連接源極區域與汲極區域。至少一閘極區域於一個界面接觸源極區域與汲極區域之其中一者，該至少一閘極區域和源極區域與汲極區域之另一者隔離。介電層覆蓋所述界面，同時暴露出閘極區域之一部分，及源極區域與汲極區域之其中一者的一部分。
根據一些實施方式，一種半導體裝置包含基板，與至少 一電晶體形成於基板中。該至少一電晶體包含源極區域與汲極區域形成於基板中、第一閘極區域與第二閘極區域形成於基板中，以及通道區域形成於基板中。第一閘極區域與第二閘極區域至少部分和源極區域與汲極區域共高(co-elevational)，源極區域與汲極區域之其中一者設置於第一閘極區域與第二閘極區域之間。通道區域連接源極區域與汲極區域。隔離區域介於(i)第一閘極區域與第二閘極區域之上部分，和(ii)源極區域與汲極區域之其中一者之上部分之間。
根據一些實施方式，在一種製造電晶體之方法中，形成 隔離區域、通道區域和源極與汲極區域於基板中，在基板之平面圖中，源極區域與汲極區域之另一者圍繞源極區域與汲極區域之其中一者。 形成一閘極區域於基板中。隔離區域設置於閘極區域和源極區域與汲極區域之其中一者之間。形成介電層位於隔離區域之上方，而隔離區域設置於閘極區域和源極區域與汲極區域之其中一者之間。形成接觸層位於對應的閘極區域、源極區域及汲極區域之上方，介電層將位於閘極區域上方之接觸層，和位於源極區域與汲極區域之其中一者上方之接觸層隔離。
100‧‧‧n通道接面場效電晶體(NJFET)
110‧‧‧基板
112‧‧‧深n井(DNW)
114‧‧‧n井(NW)
116‧‧‧隔離區域(STI)
118‧‧‧上表面
120‧‧‧通道區域
130‧‧‧汲極區域
140‧‧‧源極區域
150‧‧‧閘極區域
151‧‧‧第一閘極區域
152‧‧‧第二閘極區域
153‧‧‧界面
154‧‧‧界面
155‧‧‧電流路徑
157‧‧‧空乏區
158‧‧‧空乏區
200‧‧‧p通道接面場效電晶體(PJFET)
210‧‧‧基板
212‧‧‧p摻雜底部區域(P-底部)
213‧‧‧n井(NW)
214‧‧‧p井(PW)
215‧‧‧深n井(DNW)
216‧‧‧隔離區域(STI)
217‧‧‧部分
218‧‧‧上表面
220‧‧‧通道區域
230‧‧‧源極區域
240‧‧‧汲極區域
250‧‧‧閘極區域
251‧‧‧第一閘極區域
252‧‧‧第二閘極區域
253‧‧‧界面
254‧‧‧界面
255‧‧‧電流路徑
257‧‧‧空乏區
258‧‧‧空乏區
300‧‧‧半導體裝置
301‧‧‧n通道接面場效電晶體(NJFET)
302‧‧‧p通道接面場效電晶體(PJFET)
310‧‧‧基板
371‧‧‧通孔
372‧‧‧通孔
373‧‧‧導電層
381‧‧‧通孔
382‧‧‧通孔
383‧‧‧導電層
391‧‧‧通孔
392‧‧‧導電層
393‧‧‧通孔
394‧‧‧導電層
400‧‧‧n通道接面場效電晶體(NJFET)、接面場效電晶體(JFET)
410‧‧‧基板
416‧‧‧隔離區域
430‧‧‧汲極區域
440‧‧‧源極區域
450‧‧‧閘極區域
451‧‧‧第一閘極區域
452‧‧‧第二閘極區域
500‧‧‧n通道接面場效電晶體(NJFET)
510‧‧‧基板
512‧‧‧深n井
514‧‧‧n井
516‧‧‧隔離區域
520‧‧‧通道區域
530‧‧‧汲極區域
531‧‧‧汲極增強層
532‧‧‧汲極接觸層
534‧‧‧歐姆或蕭基接觸
540‧‧‧源極區域
541‧‧‧源極增強層
542‧‧‧源極接觸層
544‧‧‧歐姆或蕭基接觸
550‧‧‧閘極區域
551‧‧‧第一閘極區域
552‧‧‧第二閘極區域
553‧‧‧閘極接觸層
554‧‧‧歐姆或蕭基接觸
600‧‧‧方法
605、615、625、635、645、655、665‧‧‧步驟
710‧‧‧基板
712‧‧‧深n井
713‧‧‧部分
714‧‧‧n井
715‧‧‧部分
716‧‧‧隔離區域
719‧‧‧隔離區域
720‧‧‧通道區域
731‧‧‧汲極增強層(NJDS)
732‧‧‧汲極接觸層
741‧‧‧源極增強層(NJDS)
742‧‧‧源極接觸層
751‧‧‧第一閘極區域
752‧‧‧第二閘極區域
753‧‧‧閘極接觸層
761、762‧‧‧抗腐蝕保護氧化(RPO)層
771、781、791‧‧‧接觸通孔
800‧‧‧方法
805、815、825、835、845、855、865‧‧‧步驟
900‧‧‧n通道接面場效電晶體(NJFET)、接面場效電晶體(JFET)
910‧‧‧基板
960‧‧‧介電層
1000‧‧‧n通道接面場效電晶體(NJFET)、接面場效電晶體(JFET)
1016‧‧‧隔離區域
1053、1054‧‧‧界面
1057、1058‧‧‧空乏區
1100‧‧‧n通道接面場效電晶體(NJFET)、接面場效電晶體(JFET)
1110‧‧‧基板
1116‧‧‧隔離區域
1117、1118‧‧‧部分
1160‧‧‧介電層
1200‧‧‧n通道接面場效電晶體(NJFET)
1210‧‧‧基板
1261、1262‧‧‧介電層
1296、1297‧‧‧隔離區域
Z‧‧‧厚度方向
X‧‧‧方向
Y‧‧‧方向
IN‧‧‧輸入節點
OUT‧‧‧輸出節點
VSS‧‧‧第一電壓端點、接地電壓端點
VDD‧‧‧第二電壓端點、正電壓端點
LD‧‧‧汲極長度
LG‧‧‧閘極長度
LS‧‧‧源極長度
本發明內容的實施方式可從下面的詳細描述並結合參閱附圖得到最佳的理解。要強調的是，按照在業界的標準實務做法，各種特徵不一定是按比例繪製。事實上，為了清楚的討論各種特徵的尺寸可任意放大或縮小。
根據一些實施方式，第1圖為一種n通道接面場效電晶體(n-channel JFET，NJFET)之部分剖面透視圖。
根據一些實施方式，第2圖為一種p通道接面場效電晶體(p-channel JFET，PJFET)之部分剖面透視圖。
根據一些實施方式，第3A圖為一種半導體裝置之電路圖，以及第3B圖為一種半導體裝置之部分剖面透視圖。
根據一些實施方式，第4圖為一種JFET之俯視圖。
根據一些實施方式，第5圖為一種JFET之部分剖面透視圖。
根據一些實施方式，第6圖為一種NJFET製造方法之流程圖。
根據一些實施方式，第7A-7D圖為一種NJFET於製造過程中之多階段剖面圖。
根據一些實施方式，第8圖為一種PJFET製造方法之流程圖。
根據一些實施方式，第9圖為一種NJFET之部分剖面透視圖。
根據一些實施方式，第10圖為一種NJFET之部分剖面透視圖。
根據一些實施方式，第11圖為一種JFET之俯視圖。
根據一些實施方式，第12圖為一種NJFET之剖面圖。
應該理解到，以下揭露的內容提供多種不同的實施方式或實例，用於實現不同實施方式的不同特徵。元件和配置的具體實例描述如下以簡化本發明內容。當然，這些僅僅是例子而沒有進行限制的目的。發明的概念可具體表現為許多不同的形式，但不應用以解釋為限制在此所提出施實施方式。然而，顯然地，一或多個實施方式可在沒有這些特定細節的情況下實施。在圖示中類似的元件符號代表類似的元件。
在一些實施方式中，一種JFET包含源極與汲極區域、 通道區域連接源極與汲極區域、以及閘極區域。配置閘極區域以導致空乏區成長於源極與汲極區域之其中一者，用以反應閘極區域所施加的電壓。不同於其他的配置，閘極區域造成空乏區成長於通道區域內。 根據一些實施方式，為了降低JFET之厚度，一種JFET為垂直狀JFET，且其閘極區域至少部分與源極與汲極區域共高(co-elevational)。另外，在互補式金屬氧化半導體(complementary metal-oxide-semiconductor，CMOS)之製程中，根據一些實施方式，可能整合JFET的製造過程，例如為了製造CMOS電路於相同的裝置或晶片上以作為JFET。
根據一些實施方式，第1圖為一種n通道接面場效電晶體 (n-channel JFET，NJFET)100之部分剖面透視圖。此n通道接面場效電晶體(NJFET)100包含具有深n井(deep n-well，DNW)112之基板110、n井(n-well，NW)114、以及隔籬區域(isolation region，STI)116形成於基板110中，其亦具有上表面118。此n通道接面場效電晶體(NJFET)100更包含通道區域120、汲極區域130、源極區域140以及閘極區域150，其皆形成於基板110中。第1圖繪示出關於一半的n通道接面場效電晶體(NJFET)100之部分剖面透視圖。另外一半的n通道接面場效電晶體(NJFET)100(未顯示)之結構相似於第1圖中所示之一半。
基板110具有厚度方向Z，以及方向X與Y彼此交錯，亦 交錯於厚度方向Z，而前述之交錯方式亦可為垂直。基板110包含元素半導體、化合物半導體、合金半導體或其組合。舉例來說，元素半導體包含，但不限於矽(silicon)與鍺(germanium)。舉例而言，化合物半導體包含，但不限於碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)以及銻化銦(indium antimonide)。舉例來說，合金半導體包含， 但不限於矽鍺(SiGe)，磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)以及磷砷化銦鎵(GaInAsP)。在一些實施方式中，會使用其他半導體材料包含第III、IV、V族元素。在一或多個實施方式中，基板110包含絕緣體上半導體(semiconductor on insulator，SOI)、摻雜磊晶層、梯度半導體層、及/或堆疊半導體結構，其中堆疊半導體結構具有一層半導體層(例如矽)位於不同種類之另一半導體層(例如鍺)之上方。在一些實施方式中，基板110包含p型摻雜基板，而p型摻雜基板在第1圖中稱為P-SUB。舉例而言，在p摻雜基板110中之p型摻雜質包含，但不限於硼、鎵及銦。 在至少一種實施方式中，基板110包含p型摻雜矽基板。
形成深n井112及n井114於基板110中。深n井112及n井 114為n型摻雜質之輕度摻雜區域。舉例而言，在深n井112及/或n井114中之n型摻雜質包含，但不限於磷(phosphorus)與砷(arsenic)。n井114自基板110之上表面118沿著基板110之厚度方向Z向下延伸，以接觸深n井112。深n井112及n井114共同定義為一種n摻雜結構，且此n摻雜結構會將n通道接面場效電晶體(NJFET)100之其他元件，與p摻雜基板110及/或形成於基板110中/上之其他電路隔離。深n井112提升沿著通道區域120流動之電流。在至少一實施方式中，會省略深n井112及/或n井114。隔離區域116自基板110之上表面118沿著厚度方向Z向下延伸，且圍繞源極區域140與閘極區域150。如此處所述，隔離區域116用來隔離n通道接面場效電晶體(NJFET)100之不同的區域。
通道區域120為一種n通道，此n通道具有至少一n型摻雜 質摻雜於此。汲極區域130為一種n摻雜區域形成於n井114之上部分且鄰近於基板110之上表面118。源極區域140亦為一種n摻雜區域形成於 鄰近之基板110之丄表面118，並位於通道區域120之上方。通道區域120接觸n井114之下部分與源極區域140。通道區域120電性連接汲極區域130與源極區域140。
閘極區域150為一種p摻雜閘極，設置於通道區域120之 上方。閘極區域150延伸圍繞源極區域140。在第1圖之剖面圖中，閘極區域150包含第一閘極區域151與第二閘極區域152位於源極區域140的相對兩側。第一閘極區域151與第二閘極區域152和源極區域140間具有相對應之界面153、154。第一閘極區域151與第二閘極區域152會藉由隔離區域116與汲極區域130隔離。汲極區域130、源極區域140與閘極區域150至少部分彼此共高(co-elevational)於厚度方向Z中。
n通道接面場效電晶體(NJFET)100是一種正常開啟元件 (normally on device)。於沒有電壓施加至閘極區域150的一段時間內，n通道接面場效電晶體(NJFET)100為全導通狀態，通道區域120電性連接汲極區域130與源極區域140。當n通道接面場效電晶體(NJFET)100為導通狀態，允許電流沿著第1圖中箭頭所指的電流路徑155流動。特別地，電流自源極區域140沿著厚度方向Z向下流動至通道區域120，而後在交錯於厚度方Z之方向X中，沿著通道區域120流向n井114，接著沿著厚度方向Z向上流動至汲極區域130。藉由施加逆向偏壓至閘極區域150，可能控制電流路徑155的寬度，因此有一定程度的電流藉由通道區域120自源極區域140流向汲極區域130。對於n通道接面場效電晶體(NJFET)100，逆向偏壓為一種負電壓。當有足夠高的逆向偏壓，電流路徑155會被夾止，而n通道接面場效電晶體(NJFET)100會被關閉。
特別地，於期間內施加逆向偏壓至閘極區域150，會導 致源極區域140中發展出空乏區，並使電流路徑155之寬度變窄或甚至是夾止。舉例而言，一旦施加逆向偏壓，空乏區157、158會成長於位在通道區域120上方之源極區域140中。空乏區157、158自位於第一閘極區域151與第二閘極區域152，和源極區域140間相對應之界面153、154，沿著交錯於基板之厚度方向Z的方向X朝彼此延伸。空乏區157、158減少電流路徑155的寬度，並限制流經n通道接面場效電晶體(NJFET)之電流量。當逆向偏壓準位增加，空乏區157、158逐漸向彼此延伸，且更減少了電流路徑155的寬度。當有足夠高的逆向偏壓準位，即夾止電壓，電流路徑155會被夾止，而n通道接面場效電晶體(NJFET)100會被關閉。
在n通道接面場效電晶體(NJFET)100中，空乏區會生長 於位在通道區域120上方之源極區域140中。不同於其他表面配製，空乏區會生長於通道區域中。為了使空乏區生長於通道區域中，其他的配置包含底部閘極位於通道區域之下方，以及空乏區生長並沿著基板之厚度方向展開。位於通道區域下方之底部閘極內含物增加了元件的厚度。相反地，根據一些實施方式，底部閘極不包含於JFET中，因此會減少元件的厚度。
根據一些實施方式，藉由改變源極區域140之長度LS， 即第一閘極區域151與第二閘極區域152之間的長度，可以使n通道接面場效電晶體(NJFET)100擁有多變的一或多個電特性。舉例來說，長度LS越長，夾止電壓就越高。藉由改變或控制長度LS，將可以相應地改變或控制夾止電壓。依據一些實施方式，改變或控制(在此亦可指稱為「可伸縮性(scalability)」)方向X的長度LS比其他配置如改變或控制通道區域在厚度方向的通道深度容易。結果而言，在一些實施方式中可 能設計及/或製作出具有可靠的電特性及/或沒有不可接受的高或低夾止電壓之風險的接面場效電晶體(JFETs)。
根據一些實施例，更可能利用這裡描述的互補金氧半導 體(CMOS)製程整合接面場效電晶體(JFETs)。針對JFETs所使用之多種功率應用模組，在CMOS製程中，JFETs製作的整合提供了低價的解決方案。舉例而言，功率應用模組包含功率放大器、特別是射頻(radio frequency，RF)功率放大器，例如用於手機或相似無線裝置。在一些實施方式中，射頻功率放大器藉由塊材或高阻值基板來增強射頻表現，例如8-12歐姆之矽基板，如基板110。
根據一些實施方式，第2圖為一種p通道接面場效電晶體 (PJFET)200之部分剖面透視圖。P通道接面場效電晶體(PJFET)200包含一種含有p摻雜底部區域(P-底部)212、n井(NW)213、p井(PW)214、深n井(DNW)215與隔離區域(STI)216的基板210。基板210的部分217位在n井213與p井214之間。在一些實施方式中，部分217是另一個隔離區域。N井213、p井214、隔離區域216與基板部分(或隔離區域)217從基板210的上表面218沿著厚度方向Z向下延伸。P通道場效電晶體(PJFET)200更包含形成於基板110中之通道區域220、源極區域230、汲極區域240與閘極區域250。第2圖繪示出p通道接面場效電晶體200一半的部分剖面透視圖。p通道接面場效電晶體200之另外一半(未顯示)結構上與第2圖所示之一半相似。
在一些實施方式中，基板210相似於n通道接面場效電晶 體(NJFET)100之基板110。舉例來說，基板210為p摻雜基板。P摻雜底部區域212與p井214相當於n通道接面場效電晶體(NJFET)100之深n井112與n井114。P摻雜底部區域212與p井214為具有P型摻雜質的弱摻雜 區域。P井214自基板210之上表面218沿著厚度方向Z向下延伸，以接觸p摻雜底部區域212。P摻雜底部區域212提升沿著通道區域220流動之電流。在至少一實施方式中，會省略p摻雜底部區域212及/或p井214。如此處所述，隔離區域116與117用來隔離p通道接面場效電晶體(PJFET)200之不同的區域。
N井213與深n井215為n型摻雜質的弱摻雜區域。N井213 自基板210之上表面218沿著厚度方向Z向下延伸，以接觸深n井215。n井213延伸圍繞p井214，並藉由基板部分(或隔離區域)217與p井214隔離。深n井215形成於p摻雜底部區域212之下方。在一或多個實施方式中，深n井215接觸p摻雜底部區域212。在至少一實施方式中，深n井215與p摻雜底部區域212間隔開。深n井215與n井213共同定義為一種n摻雜結構，且此n摻雜結構會將p通道接面場效電晶體(NJFET)200之其他元件，與p摻雜基板210及/或形成於基板210中/上之其他電路隔離。
通道區域220、源極區域230、汲極區域240與閘極區域 250相當於n通道接面場效電晶體(NJFET)100之通道區域120、汲極區域130、源極區域140與閘極區域150。在此的通道區域220為一種具有至少一種p型摻雜質摻雜之p通道。源極區域230為p摻雜區域，形成於鄰近基板210上表面218之p井214上部分。汲極區域240亦為p摻雜區域，形成於鄰近基板210之上表面218，且於通道區域220之上方。通道區域220接觸p井214之下部分與汲極區域240。通道區域220電性連接至源極區域230與汲極區域240。
閘極區域250為n摻雜閘極，設置於通道區域220之上 方。閘極區域250延伸圍繞汲極區域240。在第2圖之剖面圖中，閘極區域250包含位於汲極區域240相對兩側之第一閘極區域251與第二閘極 區域252。第一閘極區域251與第二閘極區域252和汲極區域240間具有相對應之界面253、254。第一閘極區域251與第二閘極區域252藉由隔離區域216與源極區域230隔離。源極區域230、汲極區域240與閘極區域250至少部分彼此共高於厚度方向Z中。
p通道接面場效電晶體(PJFET)200之操作與n通道接面 場效電晶體(NJFET)100相似。特別來說，在沒有電壓施加至閘極區域250的一段時間內，p通道接面場效電晶體(PJFET)200為全導通狀態，通道區域220電性連接源極區域230與汲極區域240。當p通道接面場效電晶體(PJFET)200為導通狀態時，允許電流沿著第2圖中箭頭所指的電流路徑255流動。特別地，電流自源極區域230沿著厚度方向Z向下流動至通道區域220，而後在交錯於厚度方Z之方向X中，沿著通道區域220流動，接著沿著厚度方向Z向上流動至汲極區域240。於施加逆向電壓，即正電壓，至閘極區域250的一段時間內，空乏區257、258形成於通道區域220上方之汲極區域240內。空乏區257、258自相對應之界面253、254沿著方向X朝彼此延伸，因此減少電流路徑255的寬度並限制流經p通道接面電晶體(PJFET)200之電流量。當逆向偏壓準位增加，空乏區257、258逐漸向彼此延伸，且更減少了電流路徑255的寬度。當有足夠高的逆向偏壓準位，即夾止電壓，電流路徑255會被夾止，而p通道接面場效電晶體(PJFET)200會被關閉。根據一些實施方式，關於n通道接面場效電晶體(NJFET)100所描述的一或多個效果，亦可見於p通道接面場效電晶體。
第3A圖為一種半導體裝置300之電路圖，半導體裝置 300包含n通道接面場效電晶體(NJFET)301與p通道接面場效電晶體(PJFET)302。為了接收在輸入節點IN之輸入訊號，n通道接面場效電晶 體(NJFET)301與p通道接面場效電晶體(PJFET)302之閘極區域會互相連接至輸入節點IN。為了送出在輸出節點OUT輸出訊號，n通道接面場效電晶體(NJFET)301之汲極區域與p通道接面場效電晶體(PJFET)302之源極區域會互相連接至輸出節點OUT。n通道接面場效電晶體(NJFET)301之源極區域連接至第一電壓端點VSS，以接收第一供電電壓，例如接地電壓。p通道接面場效電晶體(PJFET)302之汲極區域連接至第二電壓端點VDD，以接收第二供電電壓，例如正供電電壓(positive power supply voltage)。
根據一些實施方式，第3B圖為一種半導體裝置300之部 分剖面透視圖。半導體裝置300之n通道接面場效電晶體(NJFET)301與p通道接面場效電晶體(PJFET)302形成於同一基板310中，而基板310係與基板110或基板210類似之基板。n通道接面場效電晶體(NJFET)301之配置纇似於n通道接面場效電晶體(NJFET)100，而p通道接面場效電晶體(PJFET)302之配置纇似於p通道接面場效電晶體(PJFET)200。n通道接面場效電晶體(NJFET)301之閘極區域150與p通道接面場效電晶體(PJFET)302之閘極區域250，會連接至相對應之通孔371、372，所述通孔371、372會被植入於形成在基板310上方之一或多介電層(未顯示)中。通孔371、372藉由導電層373互相連接至輸入節點IN。n通道接面場效電晶體(NJFET)301之汲極區域130與p通道接面場效電晶體(PJFET)302之源極區域230，會連接至相對應之通孔381、382，所述通孔381、382會被植入於形成在基板310上方之一或多介電層中。通孔381、382藉由導電層383互相連接至輸出節點OUT。n通道接面場效電晶體(NJFET)301之源極區域140連接至相對應之通孔391，所述通孔391會被植入於形成在基板310上方之一或多介電層中。 通孔391藉由導電層392連接至接地電壓端點VSS。p通道接面場效電晶體(PJFET)302之汲極區域240連接至相對應之通孔393。通孔393藉由導電層394連接至正電壓端點VDD。
半導體裝置300操作有如反相器(inverter)，會反轉在輸 入節點IN的輸入訊號，並在輸出節點OUT輸出反轉訊號作為輸出訊號。半導體裝置300的功能更像是功率放大器(power amplifier)，會在正電壓端點VDD放大輸入訊號之振幅(amplitude)，以達到正供電電壓(positive power supply voltage)的一個高準位。根據一些實施方式，經由將n通道接面場效電晶體(NJFET)301如同n通道接面場效電晶體(NJFET)100一樣的配置及/或將p通道接面場效電晶體(PJFET)302如同p通道接面場效電晶體(PJFET)200一樣的配置，在此關於n通道接面場效電晶體(NJFET)100及/或p通道接面場效電晶體(PJFET)200所描述之一或多個效果即可於半導體裝置300中達成。根據一些實施方式，一或多個更進一步的效果，例如低雜訊、高崩潰電壓、快的開關速度等亦可於半導體裝置300中達成。
根據一些實施方式，第4圖為一種n通道接面場效電晶體 (NJFET)400之俯視圖。n通道接面場效電晶體(NJFET)400形成於基板410中並具有隔離區域416。n通道接面場效電晶體(NJFET)400包含汲極區域430、源極區域440與閘極區域450。在一些實施方式中，基板410、隔離區域416、汲極區域430、源極區域440與閘極區域450，相當於n通道接面場效電晶體(NJFET)100之基板110、隔離區域116、汲極區域130、源極區域140與閘極區域150。閘極區域450具有第一閘極區域451與第二閘極區域452，相當於閘極區域150之第一閘極區域151與第二閘極區域152。然而，不同於第1圖中之第一閘極區域151與第二閘 極區域152會彼此連結，第4圖中之第一閘極區域451與第二閘極區域452則是彼此不相連。在一些實施方式中，於操作時，施加相同的閘極電壓(例如逆向偏壓)至第一閘極區域451與第二閘極區域452。在至少一實施方式中，於操作時，施加不同閘極電壓至第一閘極區域451與第二閘極區域452，以改變n通道接面場效電晶體(NJFET)400之電特性。 在至少一實施方式中，可省略第一閘極區域451與第二閘極區域452之其中一者。
每個第一閘極區域451與第二閘極區域452皆具有閘極 長度LG。在至少一實施方式中，第一閘極區域451之閘極長度不同於第二閘極區域452之閘極長度。汲極區域430具有汲極長度LD，而源極區域440據有源極長度LS。一或多個閘極長度LG、汲極長度LD與源極長度LS為可變的或可伸縮的，以達到n通道接面場效電晶體(NJFET)400所預期之電特性，但必須保留複數個符合規定之設計規則以確保n通道接面場效電晶體(NJFET)400可被製造出來。根據一些實施方式，n通道接面場效電晶體(NJFET)400之描述與效果亦可應用於p通道接面場效電晶體(PJFET)。
根據一些實施方式，第5圖為一種n通道接面場效電晶體 (NJFET)500之部分剖面透視圖。n通道接面場效電晶體(NJFET)500形成於基板510中，並具有隔離區域516與n井514。n通道接面場效電晶體(NJFET)500包含汲極區域530、源極區域540與閘極區域550。在一些實施方式中，基板510、n井514、隔離區域516、汲極區域530、源極區域540與閘極區域550相當於n通道接面場效電晶體(NJFET)100之基板110、n井114、隔離區域116、汲極區域130、源極區域140與閘極區域150。閘極區域550具有第一閘極區域551與第二閘極區域552，相當於 閘極區域150之第一閘極區域151與第二閘極區域152。
汲極區域530與源極區域540至少其中一者具有相對應 之汲極或源極增強層。增強層具有與通道區域520相同類型的掺雜質，且摻雜值的摻雜濃度亦較通道區域中來得高。舉例而言，汲極區域530具有n型摻雜質之汲極增強層531，即與通道區域520相同之摻雜質類型。在汲極增強層531中的n型摻雜質之摻雜濃度較通道區域520中來得高，舉例來說，在至少一實施方式中，在汲極增強層531中的n型摻雜質具有大約100×1014原子/立方公分(atoms/cm3)之摻雜濃度，而在通道區域520中的n型摻雜質，具有大約450×1012原子/立方公分(atoms/cm3)之摻雜濃度。汲極增強層531形成於n井514之上部分中，且至少部分和第一閘極區域551與第二閘極區域552共高(co-elevational)。在至少一實施方式中，汲極增強層531接觸通道區域520。汲極區域530更包含汲極接觸層532，汲極接觸層532會與汲極增強層531形成歐姆或蕭基接觸534。
類似於汲極區域530，源極區域540包含源極增強層541 及源極接觸層542，源極接觸層542會與源極增強層541形成歐姆或蕭基接觸544，源極增強層541具有與通道區域520相同之摻雜質類型，即n型，但具有較高的掺雜濃度。在至少一實施方式中，在源極增強層541中的n型摻雜質之摻雜濃度，與汲極增強層531中的相同。在至少一實施方式中，源極增強層541與汲極增強層542中的n型摻雜質之摻雜濃度不同。源極增強層541至少部分和第一閘極區域551與第二閘極區域552共高(co-elavational)，並接觸通道區域520。在至少一實施方式中，可省略汲極增強層531或源極增強層541。閘極區域550亦包含閘極接觸層553，閘極接觸層553會和第一閘極區域551與第二閘極區域552形成歐 姆或蕭基接觸554。
因為汲極增強層531與源極增強層541相較於通道區域520，具有較高的掺雜濃度，所以汲極增強層531與源極增強層541相較於通道區域520，具有較低的電阻。汲極增強層531與源極增強層541較低的電阻會降低n通道接面場效電晶體(NJFET)500之起始(ON)電阻。歐姆或蕭基接觸534、544、554更改善了閘極區域550的電氣性能(electrical performance)。根據一些實施方式，n通道接面場效電晶體(NJFET)500之描述與效果亦可應用於p通道接面場效電晶體(PJFET)。
根據一些實施方式，第6圖為一種NJFET製造方法600之流程圖，而第7A-7D圖為一種NJFET於製造方法600中之多階段剖面圖。
在第6圖中之操作(operation)605，深n井與一或多個隔離區域形成於基板中。舉例而言，如第7A圖所示，深n井712與隔離區域716、719形成於基板710中。在至少一實施方式中，基板710、隔離區域716與深n井712相當於n通道接面場效電晶體(NJFET)500之基板510、隔離區域516與深n井512。隔離區域716延伸圍繞基板710之部分713，而後形成NJFET之源極區域與汲極區域於所述部份713中。隔離區域719延伸圍繞所述部分713、隔離區域716與基板710之部分715，而後形成NJFET之汲極區域於所述部分715中。在此外觀中，隔離區域719纇似於第2圖所示基板之部分(或隔離區域)217。
在一些實施方式中，深n井712形成於基板710中，係藉由在基板710之上方沉積光阻(未顯示)，並圖案化沉積的光阻，以形成一種具有深n井712圖案之遮罩(未顯示)。遮罩可用於離子佈植(ion implantation)，而離子佈植的進行則是為了植入一種n型掺雜質於基板 710中，以形成深n井712。在至少一實施方式中，離子佈植可藉由控制一或多種之能量、劑量，及植入角度以植入足夠深的n型摻雜物於基板710中。隨後，將遮罩移除。
在一些實施方式中，隔離區域716、719形成於基板710 中，係藉由形成溝渠(未顯示)於基板710中，而後填入隔離材料，例如氧化矽於溝渠中。在至少一實施方式中，溝渠的形成係藉由微影及/或蝕刻的製程。隔離區域716、719之深度及/或寬度之選擇係根據後續製造之NJFET的設計及/或其所預期的電特性。
在第6圖中之操作(operation)615，n通道區域形成於基板 中。舉例而言，如第7B圖所示，通道區域(NJI)720形成於基板710之部分713中。在至少一實施方式中，通道區域720相當於n通道接面場效電晶體(NJFET)500之通道區域520。在一些實施方式中，通道區域720的形成，係藉由創造一個遮罩，而後使用遮罩進行離子佈植，以植入n型摻雜物於基板710中。為了形成通道區域720之遮罩，其創造方式與關於操作605之描述相似。形成通道區域720之離子佈植的控制可藉由一或多種的能量、劑量與植入角度。在至少一實施方式中，形成通道區域720之掺雜濃度或掺雜劑量，相較於形成深n井712時來得高。
在第6圖中之操作625，n井形成於基板中。舉例而言， 如第7B圖所示，n井714形成於基板710之部分715中。在至少一實施方式中，n井714相當於n通道接面場效電晶體(NJFET)500之n井514。n井714具有一個上部分與鄰近之隔離區域716、719共高(co-elevational)，且夾設於鄰近之隔離區域716、719之間。n井714更具有一個下部分位於隔離區域716、719之下方。n井714之下部分接觸深n井712與通道區域720。n井714之下部分向旁邊延伸，使其有部份位於隔離區域716、 719之其中一者或二者的下方。在一些實施方式中，n井714形成的方式與關於通道區域720之描述相似，但使用之遮罩不同。
在第6圖中之操作635，源極及/或汲極增強層形成於基 板中。舉例而言，如第7C圖所示，汲極增強層(NJDS)731與源極增強層(NJDS)741形成的位置相當於後續製造的NJFET之汲極區域與源極區域。在至少一實施方式中，汲極增強層731與源極增強層741相當於n通道接面場效電晶體(NJFET)500之汲極增強層531與源極增強層541。汲極增強層731形成於n井714之上部份的上方，且位於鄰近之隔離區域716、719之間。汲極增強層731更延伸至隔離區域716、719之下方，並具有一部分位於隔離區域716、719之其中一者或二者的下方。 在至少一實施方式中，汲極增強層731接觸通道區域720。源極增強層741形成於所述部份713之中間部分，並接觸通道區域720。在一些實施方式中，汲極增強層731與源極增強層741形成的方式與關於通道區域720之描述相似，但使用之遮罩不同且具有較高的掺雜濃度。
在第6圖中之操作645，閘極區域形成於基板中。舉例而 言，如第7D圖所示，第一閘極區域751與第二閘極區域752作為p摻雜區域形成於基板710中。在至少一實施方式中，第一閘極區域751與第二閘極區域752相當於n通道接面場效電晶體(NJFET)500之第一閘極區域551與第二閘極區域552。每個第一閘極區域751與第二閘極區域752皆會接觸隔離區域716與源極增強層741。在一些實施方式中，第一閘極區域751與第二閘極區域752之形成方式與關於通道區域720之描述相似，但使用之遮罩不同且具有p型掺雜質。
在第6圖中之操作655，介電層，例如抗腐蝕保護氧化 (resist protective oxide，RPO)層，形成在源極與閘極區域間之接面 (junction areas)的上方。舉例而言，如第7D圖所示，抗腐蝕保護氧化(RPO)層761、762形成於其相對應之接面的上方，而所述接面分別介於第一閘極區域751與源極增強層741之間，以及介於第二閘極區域752與源極增強層741之間。抗腐蝕保護氧化(RPO)層761、762用來隔離隨後形成的接觸層，以避免其接觸彼此。在至少一實施方式中，抗腐蝕保護氧化(RPO)層761、762的形成，係藉由沉積介電材料，例如氧化矽或氮化矽，於基板710之上方，並蝕刻除去在接面外之介電材料。
在第6圖中之操作665，一或多個汲極、源極與閘極接觸 層形成於相對應之汲極、源極與閘極區域之上方。舉例而言，如第7D圖所示，汲極接觸層732、源極接觸層742與閘極接觸層753形成於相對應之汲極增強層731、源極增強層741和第一閘極區域751與第二閘極區域752的上方。在至少一實施方式中，汲極接觸層732、源極接觸層742與閘極接觸層753相當於n通道接面場效電晶體(NJFET)500之汲極接觸層532、源極接觸層542與閘極接觸層553。在一些實施方式中，汲極接觸層732、源極接觸層742與閘極接觸層753為矽化物層(silicide layers)，並與其下方所對應之汲極區域、源極區域與閘極區域形成歐姆(或蕭基)接觸。在至少一實施方式中，所述矽化物層之形成，係藉由沉積一種如鈦(Ti)、鈷(Co)、鎳(Ni)等的材料在事先形成於基板710上之結構的上方，將具有所述結構與沉積金屬(形成於所述結構上)的基板710進行退火(annealing)，使金屬與矽在汲極、源極與閘極區域進行反應，接著移除未反應之金屬。源極接觸層742與閘極接觸層753藉由抗腐蝕保護氧化(RPO)層761、762將彼此隔離。因此而得到NJFET。
更近一步之製程在隨後之一些實施方式中進行，將連接 NJFET與其他電路。舉例而言，一或多介電層(未顯示)沉積在具有 NJFET形成於其上之基板的上方，而接觸通孔771、781、791形成於一或多介電層之中，以電性連接相對應之閘極接觸層753、汲極接觸層732與源極接觸層742。在至少一實施方式中，接觸通孔771、781、791相當於關於半導體裝置300所述之通孔371、381、391。
根據一些實施方式，在CMOS製程中為了製造CMOS電 路於同一基板上(例如在同一晶圓上)，在製造JFET時可能整合方法600之複數個操作。為了形成通道區域與源極及/或汲極增強層，增加兩個附加的遮罩並結合離子佈植。因此，根據一些實施方式，可能藉由CMOS製程以製造JFETs，將一些不顯著的改變應用至CMOS製程，從而得到一種低成本之產物(例如功率放大器)，而所述低成本產物具有在此所述之JFET的一或多個優點。
根據一些實施方式，第8圖為一種PJFET製造方法800之 流程圖。
在操作805，深n井與一或多個隔離區域形成於基板中， 舉例而言，其形成方式與關於操作605之描述相同。
在操作815，p底部區域(p-bottom region)與p通道 (p-channel)形成於基板中。舉例而言，如同關於p通道接面場效電晶體(PJFET)200之描述，p底部區域212與p通道形成於基板210中。p底部區域與p通道之形成，係藉由創造一種遮罩，而後利用所述遮罩進行離子佈植，以植入p型摻雜質於基板中，其方式除了摻雜質的類型外，其餘與關於操作615之描述相似。在至少一實施方式中，p底部區域與p通道藉由使用相同之遮罩以形成。在至少一實施方式中，p底部區域之p型摻雜濃度或劑量低於p通道。
在操作825，n井與p井形成於基板中，舉例而言，如同 關於p通道接面場效電晶體(PJFET)200之描述，n井213與p井214形成於基板210中。在至少一實施方式中，n井的形成類似於操作625。p井的形成類似於n井的形成，除了使用不同的遮罩與使用p型摻雜質外。
在操作835，源極及/或汲極增強層形成於基板中。舉例 而言，源極增強層及/或汲極增強層的形成與關於操作635所述之源極增強層741及/或汲極增強層731相似，除了使用p型摻雜質外，其使用類似的遮罩設計與離子佈植製程。
在操作845，閘極區域形成於基板中。舉例而言，閘極 區域的形成和關於操作645所述之第一閘極區域751與第二閘極區域752相似，除了使用n型摻雜質外，其使用類似的遮罩設計與離子佈植製程。
在操作855，介電層如抗腐蝕保護氧化(RPO)層，形成 於汲極與閘極區域間之接面的上方，舉例而言，就如同關於操作855之描述。
在操作865，一或多個汲極、源極與閘極接觸層形成於 相對應之汲極、源極與閘極區域之上方，舉例而言，就如同關於操作865之描述。
根據一些實施方式，方法600之效果亦可應用於方法 800。
上述方法包含複數個示例式操作，但其執行不一定需要 照著其所顯示之順序。根據所揭露之實施方式的精神與範圍，複數個操作可被適當地增加、置換、改變順序及/或除去。實施方式結合不同的特徵及/或不同的實施例皆屬於本揭露之範圍內，且這些屬於本技術領域具有通常知識者在審閱本揭露後顯而易見的。
根據一些實施方式，第9圖為一種n通道接面場效電晶體 (NJFET)900之部分剖面透視圖。相似於第1圖，第9圖之部分剖面透視圖繪示出關於n通道接面場效電晶體(NJFET)900之一半。n通道接面場效電晶體(NJFET)900之另外一半(未顯示)的結構類似於第9圖所示之一半。相較於第1圖所述之n通道接面場效電晶體(NJFET)100，n通道接面場效電晶體(NJFET)900形成於基板910中，且具有介電層960覆蓋閘極區域150與源極區域140間之界面。
在一些實施方式中，基板910包含SOI基板。在至少一 實施方式中，基板910包含5000-10000歐姆的矽基板，如電阻率(resistivity)介於5000-10000歐姆‧公分(ohm.cm)之矽基板。
在一些實施方式中，介電層960包含如第7D圖所述之抗 腐蝕保護氧化(RPO)層761、762之RPO材料。介電層960覆蓋閘極區域150與源極區域140間之界面，同時暴露閘極區域150與源極區域140之其他部分，以使n通道接面場效電晶體(NJFET)900與其他電路電性連接。在至少一實施例中，介電層960自上方完全覆蓋閘極區域150與源極區域140間之全部界面。舉例而言，第9圖繪示出基板910之俯視圖的示例式配置，汲極區域130延伸圍繞閘極區域150，閘極區域150延伸圍繞介電層960，而介電層960延伸圍繞源極區域140。
n通道接面場效電晶體(NJFET)900之操作與第1圖所述 之n通道接面場效電晶體(NJFET)100相似。當施加逆向偏壓至閘極區域150，即導致空乏區157、157自界面153、154延伸進入源極區域140。
一些實施方式提供之PJFET(未顯示)與第2圖所述之p通 道接面場效電晶體(PJFET)200相似，但其形成於和基板910相似之基板中，且具有和介電層960相似之介電層覆蓋閘極區域250與汲極區域240 間之界面。所述PJFET的操作與第2圖所述之p通道接面場效電晶體(PJFET)200的操作相似。
在一些實施方式中，藉由提供介電層(如介電層960)於 JFET之閘極區域和對應的源極或汲極區域間之介面的上方，JFET之崩潰電壓會增加。在一或多個實施方式中，此效果顯著地有助於使JFET之基板為一種高電阻率(high-resistivity)之基板，如SOI基板。特別地，在JFET中漏電流(leakage current)的增加，潛在地包含寄生雙極性接面電晶體(parasitic bipolar junction transistor，BJT)之早開(early turning-ON)，而後潛在地導致燒壞的(burnt-out)結構介於閘極區域頂部上之電性接點與相對應之源極或汲極區域間。藉由形成介電層於閘極區域頂部上之電性接點與相對應之源極或汲極區域間，例如藉由形成介電層960於閘極區域150頂部上之電性接點與相對應之源極區域140間，會降低漏電流，並增加BJT開啟的電壓，此意味著JFET具有增加的崩潰電壓。
在一些實施方式中，介電層的寬度係影響JFET之崩潰 電壓如何改善的一個因素。在至少一實施方式中，介電層的寬度介於0.5至5微米(micron)之範圍內。在一些情況中，介電層的寬度小於0.5微米，此寬度不足以降低漏電流及/或增加崩潰電壓。在一些情況中，介電層的寬度大於5微米，此寬度導致非必要之更進一步改善崩潰電壓，而此寬度大的介電層潛在地消耗過度的材料及/或留下不足的面積形成電性接點於閘極區域及/或相對應之源極或汲極區域上。介電層所述之尺吋與材料皆為示例。其他的安排皆屬於多種實施方式之範圍內。
根據一些實施方式，第10圖為一種n通道接面場效電晶 體(NJFET)1000之部分剖面透視圖。相似於第1圖，第10圖之部分剖面 透視圖繪示出關於n通道接面場效電晶體(NJFET)1000之一半。n通道接面場效電晶體(NJFET)1000之另外一半(未顯示)的結構類似於第10圖所示之一半。相較於第9圖所述之n通道接面場效電晶體(NJFET)900，n通道接面場效電晶體(NJFET)1000具有隔離區域1016位於介電層960之下方。
隔離區域1016配置於閘極區域150與源極區域140間。更 特別地，隔離區域1016配置於閘極區域150之上部分與源極區域140間，同時仍允許閘極區域150之下部分與源極區域140彼此接觸於界面1053、1054，而界面1053、1054則相當於第1圖所述之界面153、154。 舉例而言，第10圖繪示出基板910之俯視圖的示例式配置，汲極區域130延伸圍繞閘極區域150，閘極區域150延伸圍繞介電層960與隔離區域1016，而介電層960與隔離區域1016延伸圍繞源極區域140。第10圖繪示出之示例式配置，介電層960較隔離區域1016狹窄，並自介電層960之下方暴露出隔離區域1016之部分。其他介電層960與隔離區域1016間之寬度關係皆屬於多種實施方式之範圍內。在至少一實施方式中，隔離區域1016之材料及/或製造過程相似於第1圖所述之隔離區域116。隔離區域1016所描述之配置僅為示例。其他的安排皆屬於多種實施方式之範圍內。
n通道接面場效電晶體(NJFET)1000的操作與第1圖所述 之n通道接面場效電晶體(NJFET)100的操作纇似。舉例而言，當施加逆向偏壓至閘極區域150，導致空乏區1057、1058自界面1053、1054延伸進入源極區域140，而空乏區1057、1058相當於但小於第1圖所述之空乏區157、158。
一些實施方式提供之PJFET(未顯示)與第2、9圖所述之 PJFET相似，但所形成之PJFET具有隔離區域，而所述隔離區域與隔離區域1016類似。所述PJFET的操作與第2圖所述之p通道接面場效電晶體(PJFET)200的操作相似。
在一些實施方式中，隔離區域(如隔離區域1016)存在於 閘極區域與相對應之源極或汲極區域之間，其會降低存在於高操作電壓(high operation voltage)之強電場，使其所形成之空乏區小於其他不具有所述隔離區域之結構的空乏區，且更能改善JFET的崩潰電壓。在至少一實施方式中，隔離區域相似於隔離區域1016，並形成於一或多種第1-8圖所述之JFET結構中，且亦可達到在此所述關於隔離區域1016之一或多個效果。
根據一些實施方式，第11圖為一種接面場效電晶體 (JFET)1100之俯視圖。相較於第4圖所述之接面場效電晶體(JFET)400，n通道接面場效電晶體(NJFET)1100形成於基板1110中，且包含介電層1160以及位於介電層1160下方之隔離區域1116，在一些實施方式中，基板1110、介電層1160與隔離區域1116相當於第10圖所述之基板910、介電層960與隔離區域1016、116。隔離區域1116具有部分1117、1118配置於源極區域140和相對應之第一閘極區域151與第二閘極區域152之間。隔離區域1116延伸圍繞源極區域140，且亦圍繞第一閘極區域151與第二閘極區域152。根據一些實施方式，接面場效電晶體(JFET)1100可達成第4、9、10圖所述對應之接面場效電晶體(JFET)400、900、1000的一或多個效果。
根據一些實施方式，第12圖為一種n通道接面場效電晶 體(NJFET)1200之剖面圖。相較於第7D圖所述之NJFET結構，n通道接面場效電晶體(NJFET)1200形成於基板1210中，且包含至少一介電層 1261、1262，以及位於相對應之介電層1261、1262下方的至少一隔離區域1296、1297。在一些實施方式中，基板1210、至少一介電層1261、1262與至少一隔離區域1296、1297相當於第10圖所述之基板910、介電層960與隔離區域1016。
在至少一實施方式中，n通道接面場效電晶體 (NJFET)1200的製造，係藉由如第6、7A-7D圖所述之相似的製程，並具有下列不同之處。特別地，至少一隔離區域1296、1297附加地形成於部份713中(第7A圖)中，而後形成n通道接面場效電晶體(NJFET)1200之源極區域與閘極區域於其中。在至少一實施方式中，至少一隔離區域1296、1297與隔離區域716、719於同樣的製程中一起形成及/或使用相同的材料及/或具有相同的深度。其他配置皆屬於多種實施方式之範圍內。在一或多個操作中，源極增強層741形成於被至少一隔離區域1296、1297包圍之中央部分。在一或多個操作中，形成第一閘極區域251與第二閘極區域252，圍繞至少一隔離區域1296、1297(如第10圖所述)，或在至少一隔離區域1296、1297之相對兩側上(如第11圖所述)。 在一或多個操作中，至少一介電層1261、1262形成於相對應之至少一隔離區域1296、1297之上方，以使源極接觸層742和閘極接觸層753彼此電性隔離。
一些實施方式提供之PJFET的製造過程與第8圖的描述 相似，亦具有一或多個與n通道接面場效電晶體(NJFET)1200製造過程不同之處。
在一些實施方式中，介電層(如RPO層)位於閘極區域和 源極/汲極區域間之界面的上方，而隔離區域位於閘極區域之上部分和源極/汲極區域之間。介電層及/或隔離區域的供應，允許了降低漏電 流與改善崩潰電壓。在一或多個實施方式中，一或多個配置及/或效果有助於半導體裝置形成於高電阻率(high-resistivity)之基板中，例如SOI基板。
本領域中具有通常知識者將容易地了解到所揭露之一或多個實施方式具有前述一或多個優點。在閱讀完前述之說明後，本領域中具有通常知識者將有能力想到多種能等效置換的改變以及多種其他實施方式，而此皆屬於本發明所保護之範圍內。因此，本發明所欲保護之範圍僅受申請專利範圍與其均等物之定義的限制。
100‧‧‧n通道接面場效電晶體(NJFET)
110‧‧‧基板
112‧‧‧深n井(DNW)
114‧‧‧n井(NW)
116‧‧‧隔離區域(STI)
118‧‧‧上表面
120‧‧‧通道區域
130‧‧‧汲極區域
140‧‧‧源極區域
150‧‧‧閘極區域
151‧‧‧第一閘極區域
152‧‧‧第二閘極區域
153‧‧‧界面
154‧‧‧界面
155‧‧‧電流路徑
157‧‧‧空乏區
158‧‧‧空乏區

Claims (11)

  1. 一種接面場效電晶體，包含：一基板；一源極區域形成於該基板中；一汲極區域形成於該基板中；一通道區域形成於該基板中，該通道區域連接該源極區域與該汲極區域；以及至少一閘極區域形成於該基板中，該至少一閘極區域於一界面直接接觸該源極區域與該汲極區域之其中一者，該至少一閘極區域和該源極區域與該汲極區域之另一者隔離；一隔離區域設置於該閘極區域和該源極區域與汲極區域之其中一者之間，以及一介電層位於該隔離區域之上方，且暴露出該隔離區域之一部份，其中俯視該基板，該介電層較該隔離區域狹窄。
  2. 如申請專利範圍第1項之接面場效電晶體，其中配置該至少一閘極區域以形成一空乏區，而該空乏區會自該界面延伸進入該源極區域與該汲極區域之其中一者，以反應施加於該至少一閘極區域之一逆向偏壓。
  3. 如申請專利範圍第1項之接面場效電晶體，其中該至少一閘極區域包含一第一閘極區域與一第二閘極區域，而該源極區域與該汲極區域之其中一者夾設在該第一閘極區域與該第二閘極區域之間。
  4. 如申請專利範圍第1項之接面場效電晶體，更包含：一接觸層位於該閘極區域的上方，及位於該源極區域與該汲極區域之其中一者的上方，其中該介電層設置於該接觸層之間，且至少部分與該接觸層共高(co-elevational)。
  5. 如申請專利範圍第4項之接面場效電晶體，其中該接觸層位於該隔離區域所暴露出之該部分的上方。
  6. 一種半導體裝置，包含：一基板；至少一電晶體形成於該基板中，該至少一電晶體包含：一源極區域與一汲極區域形成於該基板中；一第一閘極區域與一第二閘極區域形成於該基板中，該第一閘極區域與該第二閘極區域至少部分和該源極區域與該汲極區域共高(co-elevational)，該源極區域與該汲極區域之其中一者設置於該第一閘極區域與該第二閘極區域之間；以及一通道區域形成於該基板中，並連接該源極區域與該汲極區域；一隔離區域介於(i)該第一閘極區域與該第二閘極區域之上部分，和(ii)該源極區域與該汲極區域之其中一者之上部分之間；以及一介電層位於該隔離區域之上方，其中俯視該基板，該介電層較該隔離區域狹窄。
  7. 如申請專利範圍第6項之半導體裝置，其中該第一閘 極區域與該第二閘極區域包含一下部分位於該隔離區域之下方，該下部分連接該通道區域。
  8. 如申請專利範圍第7項之半導體裝置，其中該第一閘極區域與該第二閘極區域之該下部份直接接觸該源極區域與該汲極區域之其中一者。
  9. 如申請專利範圍第7項之半導體裝置，其中配置該第一閘極區域與該第二閘極區域之該下部分以形成對應的第一空乏區與第二空乏區，而該第一空乏區與該第二空乏區會沿著交錯於該基板之一厚度方向的一方向，朝著彼此延伸，以反應施加於該第一閘極區域與該第二閘極區域之一逆向偏壓。
  10. 一種製造電晶體於一基板中之方法，包含：形成一隔離區域於該基板中；形成一通道區域於該基板中；形成一源極區域與一汲極區域於該基板中，其中俯視該基板，該源極區域與該汲極區域之另一者圍繞該源極區域與該汲極區域之其中一者；形成一閘極區域於該基板中，其中該隔離區域設置於該閘極區域和該源極區域與該汲極區域之其中一者之間；形成一介電層位於該隔離區域之上方且暴露出該隔離區域之一部份，其中俯視該基板，該介電層較該隔離區域狹窄，而該隔離區域設置於該閘極區域和該源極區域與該汲極區域之其中一者之間；以及 形成一接觸層位於對應的該閘極區域、該源極區域及該汲極區域之上方，該介電層將位於該閘極區域上方之該接觸層，和位於該源極區域與該汲極區域之其中一者上方之該接觸層隔離。
  11. 如申請專利範圍第10項之方法，其中該閘極區域包含一下部分，該閘極區域之該下部分直接接觸該源極區域與該汲極區域之其中一者。
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