CN105280718B - 结型栅场效应晶体管(jfet)、半导体器件及其制造方法 - Google Patents

结型栅场效应晶体管(jfet)、半导体器件及其制造方法 Download PDF

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Abstract

一种结型栅场效应晶体管(JFET)包括：衬底；源极区，形成在衬底中；漏极区，形成在衬底中；沟道区，形成在衬底中；以及至少一个栅极区，形成在衬底中。沟道区将源极区与漏极区连接。至少一个栅极区在界面处接触源极区和漏极区中的一个，并且至少一个栅极区与源极区和漏极区中的另一个隔离。介电层覆盖界面，同时暴露源极区和漏极区中的一个的一部分以及栅极区的一部分。本发明还提供了半导体器件及其制造方法。

Description

结型栅场效应晶体管(JFET)、半导体器件及其制造方法
相关申请的交叉参考
本申请要求于2013年5月13日提交的第13/892,960号美国专利申请的部分继续案，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
结型栅场效应晶体管(JFET)提供了多种有用的特征，诸如噪音低、切换速度快、大功率处理能力等。这些特征使JFET成为多种功率应用(诸如功率放大器)中考虑的设计。
发明内容
为了解决现有技术中所存在的问题，本发明提供了一种结型栅场效应晶体管(JFET)，包括：衬底；源极区，形成在所述衬底中；漏极区，形成在所述衬底中；沟道区，形成在所述衬底中，所述沟道区将所述源极区与所述漏极区连接；至少一个栅极区，形成在所述衬底中，所述至少一个栅极区在界面处接触所述源极区和所述漏极区中的一个，所述至少一个栅极区与所述源极区和所述漏极区中的另一个隔离；以及介电层，覆盖所述界面，同时暴露所述源极区和所述漏极区中的一个的部分以及所述栅极区的部分。
在该JFET中，响应于施加给所述至少一个栅极区的反向偏压，所述至少一个栅极区配置为：使耗尽区从所述界面延伸进所述源极区和所述漏极区中的一个中。
在该JFET中，所述衬底包括绝缘体上半导体(SOI)衬底。
在该JFET中，所述介电层的宽度在0.5μm至5μm的范围内。
在该JFET中，所述介电层包括抗蚀保护氧化物(RPO)层。
在该JFET中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的一个延伸。
在该JFET中，自上而下观看所述衬底时，所述栅极区围绕所述源极区和所述漏极区中的一个以及所述介电层延伸。
在该JFET中，所述至少一个栅极区包括第一栅极区和第二栅极区；以及所述源极区和所述漏极区中的一个以及所述介电层夹置在所述第一栅极区与所述第二栅极区之间。
该JFET还包括：接触层，位于所述源极区和所述漏极区中的一个的暴露部分以及所述栅极区的暴露部分上方，其中，所述介电层布置在所述接触层之间，并且所述介电层与所述接触层至少部分地等高。
该JFET还包括：隔离区，位于所述介电层下面，所述隔离区布置在所述源极区和所述漏极区中的一个与所述栅极区之间。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；至少一个晶体管，形成在所述衬底中，所述至少一个晶体管包括：源极区和漏极区，形成在所述衬底中；第一栅极区和第二栅极区，形成在所述衬底中，所述第一栅极区和所述第二栅极区与所述源极区和所述漏极区至少部分地等高，所述源极区和所述漏极区中的一个设置在所述第一栅极区和所述第二栅极区之间；和沟道区，形成在所述衬底中，并且所述沟道区将所述源极区与所述漏极区连接；以及隔离区，介于：(i)所述源极区和所述漏极区中的一个的上部与所述第一栅极区的上部之间；(ii)所述源极区和所述漏极区中的另一个的上部与所述第二栅极区的上部之间。
在该半导体器件中，所述第一栅极区和所述第二栅极区还包括位于所述隔离区下面的下部，所述下部接触所述沟道区。
在该半导体器件中，响应于施加给所述第一栅极区和所述第二栅极区的反向偏压，将所述第一栅极区的下部和所述第二栅极区的下部配置为：使对应的第一耗尽区和第二耗尽区在横穿所述衬底的厚度方向的方向上相向延伸。
在该半导体器件中，所述衬底包括绝缘体上半导体(SOI)衬底。
该半导体器件还包括：介电层，位于所述隔离区上方，其中，自上而下观看所述衬底时，所述介电层比所述隔离区窄。
在该半导体器件中，所述介电层的宽度在0.5μm至5μm的范围内。
在该半导体器件中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的一个延伸。
在该半导体器件中，自上而下观看所述衬底时，所述隔离区围绕所述源极区和所述漏极区中的一个、所述第一栅极区以及所述第二栅极区延伸。
在该半导体器件中，自上而下观看所述衬底时，所述源极区和所述漏极区中的另一个围绕所述隔离区、所述源极区和所述漏极区中的一个、所述第一栅极区以及所述第二栅极区延伸。
根据本发明的一种在衬底中制造晶体管的方法，所述方法包括：在所述衬底中形成隔离区；在所述衬底中形成沟道区；在所述衬底中形成源极区和漏极区，其中，自上而下观看所述衬底时，所述源极区和所述漏极区中的一个被所述源极区和所述漏极区中的另一个围绕；在所述衬底中形成栅极区，其中，所述隔离区布置在所述源极区和所述漏极区中的一个与所述栅极区之间；在布置在所述源极区和所述漏极区中的一个与所述栅极区之间的隔离区的上方形成介电层；以及在对应的栅极区、源极区和漏极区上方形成接触层，所述介电层将位于所述栅极区上方的接触层与位于所述源极区和所述漏极区中的一个上方的接触层隔离。
附图说明
在附图中通过实例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有披露，否则不按比例绘制附图。
图1是根据一些实施例的n沟道JFET(NJFET)的立体的部分截面图。
图2是根据一些实施例的p沟道JFET(PJFET)的立体的部分截面图。
图3A是根据一些实施例的半导体器件的电路图，并且图3B是该半导体器件的立体的部分截面图。
图4是根据一些实施例的JFET的顶视图。
图5是根据一些实施例的JFET的立体的部分截面图。
图6是根据一些实施例制造NJFET的方法的流程图。
图7A至图7D是根据一些实施例的NJFET在制造期间的多个阶段的截面图。
图8是根据一些实施例制造PJFET的方法的流程图。
图9是根据一些实施例的NJFET的立体的部分截面图。
图10是根据一些实施例的NJFET的立体的部分截面图。
图11是根据一些实施例的JFET的顶视图。
图12是根据一些实施例的NJFET的截面图。
具体实施方式
应该理解，以下发明提供了许多不同的实施例或实例，用于实施多个实施例的不同部件。下文中，将描述组件和布置的具体实例，以简化本发明。然而，发明概念可以以许多不同的方式实施，并且不应该被理解为限制于本文所阐述的实施例。然而，显而易见地，没有这些具体细节也可以实行一个或多个实施例。附图中的类似的参考数字表示类似的元件。
在一些实施例中，JFET包括：源极区和漏极区；沟道区，将源极区与漏极区连接；以及栅极区。响应于施加给栅极区的电压，将栅极区配置为使源极区和漏极区中的一个中出现耗尽区。这与栅极区使得在沟道区中出现耗尽区的其他配置不同。根据一些实施例的JFET是栅极区与源极区和漏极区至少部分等高(co-elevational)的垂直JFET，以减小JFET的厚度。而且，例如，根据一些实施例，有可能将JFET的制造工艺集成在互补金属氧化物半导体(CMOS)工艺中，以用于在与JFET相同的器件或芯片上制造CMOS电路。
图1是根据一些实施例的NJFET 100的立体的、部分截面图。NJFET100包括：衬底110，该衬底具有形成在衬底110中的深N阱(DNW)112、N阱(NW)114和隔离区(STI)116，衬底110还具有上表面118。NJFET100还包括均形成在衬底110中的沟道区120、漏极区130、源极区140和栅极区150。图1中的立体的部分截面图示出了NJFET 100的大约一半。NJFET 100的另一半(未示出)在结构上类似于图1所示的这一半。
衬底110具有厚度方向Z，并且方向X与Y互相横穿(transverse，也称为垂直)且还横穿厚度方向Z。衬底110包括元素半导体、化合物半导体、合金半导体或它们的组合。元素半导体的实例包括(但不限于)硅和锗。化合物半导体的实例包括(但不限于)碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟。合金半导体的实例包括(但不限于)SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP。在一些实施例中使用其他的半导体材料(包括III族、IV族和V族元素)。在一个或多个实施例中，衬底110包括绝缘体上半导体(SOI)、掺杂的外延层、梯度半导体层和/或一半导体层(如，硅)覆盖另一不同类型的半导体层(如，锗)的堆叠的半导体结构。在一些实施例中，衬底110包括在图1中表示为P-sub的p型掺杂的衬底。p掺杂的衬底110中的p型掺杂剂的实例包括(但不限于)硼、镓和铟。在至少一个实施例中，衬底110包括p型掺杂的硅衬底。
深n阱112和n阱114形成在衬底110中。深n阱112和n阱114是具有n型掺杂剂的轻掺杂区(weakly doped region)。深阱112和/或n阱114中的n型掺杂剂的实例包括(但不限于)磷和砷。n阱114在衬底110的厚度方向Z上从衬底110的上表面118向下延伸，以接触深n阱112。深n阱112和n阱114一起限定n掺杂的结构，该n掺杂的结构将NJFET 100的其他的组件与p掺杂的衬底110和/或形成在衬底110中/上的其他电路隔离开。深n阱112提升沿着沟道区120流动的电流。在至少一个实施例中，省略深n阱112和/或n阱114。隔离区116在厚度方向Z上从衬底110的上表面118向下延伸，并且隔离区116围绕源极区140和栅极区150。如本文所述，隔离区116用来隔离NJFET 100的多个区。
沟道区120是其中掺杂有至少一种n型掺杂剂的n沟道。漏极区130是邻近衬底110的上表面118形成在n阱114上部的n掺杂区。源极区140也是临近衬底110的上表面118形成的n掺杂区，并且源极区140位于沟道区120上面。沟道区120接触源极区140和n阱114的下部。沟道区120将漏极区130与源极区140电连接。
栅极区150是设置在沟道区120上面的p掺杂的栅极。栅极区150围绕源极区140延伸。在图1的截面图中，栅极区150包括位于源极区140的相对侧的第一栅极区151和第二栅极区152。第一栅极区151与源极区140具有对应的界面153，并且第二栅极区152与源极区140具有对应的界面154。第一栅极区151和第二栅极区152通过隔离区116与漏极区130隔离。漏极区130、源极区140和栅极区150在厚度方向Z上至少部分地相互等高。
NJFET 100是常导通器件。在没有电压施加于栅极区150期间，NJFET100处于全导通状态，其中，沟道区120将漏极区130与源极区140电连接。当NJFET 100处于导通状态时，允许电流沿着电流路径155(如图1中的箭头所示)流动。具体地，电流在厚度方向Z上从源极区140向下流至沟道区120，然后在横穿厚度方向Z的方向X上沿着沟道区120流至n阱114，并且然后在厚度方向Z上向上流至漏极区130。通过将反向偏压施加于栅极区150，可能控制电流路径155的宽度和由此控制从源极区140经由沟道区120流至漏极区130的电流等级。对于NJFET 100，反向偏压是负电压。当反向偏压等级足够高时，电流路径155夹断，并且NJFET100截止。
特别地，在反向偏压施加于栅极区150期间，使得在源极区140中出现耗尽区，并且使电流路径155的宽度变窄、甚至夹断。例如，当应用反向偏压时，耗尽区157、158出现在沟道区120上面的源极区140中。耗尽区157和耗尽区158在横穿衬底110的厚度方向Z的方向X上从第一栅极区151与源极区140的对应的界面153和第二栅极区152与源极区140的对应的界面154相向延伸。耗尽区157、158减小电流路径155的宽度并且限制流经NJFET 100的电流等级。随着反向偏压等级的增大，耗尽区157、158以逐渐增大的方式相向延伸，并且进一步减小电流路径155的宽度。当反向偏压等级足够高(即，夹断电压)时，电流路径155夹断，并且NJFET100截止。
在NJFET 100中，使耗尽区出现在源极区140中，并且位于沟道区120上面。这与使耗尽区出现在沟道区的其他配置不同。为了使耗尽区出现在沟道区中，该其他配置包括位于沟道区下面的底部栅极，出现耗尽区并且该耗尽区在衬底的厚度方向上扩展。位于沟道区下面的底部栅极的内含物增大了器件的厚度。相反地，根据一些实施例，JFET中未包括底部栅极，从而减小器件厚度。
根据一些实施例，NJFET 100的一种或多种电气特性通过改变源极区140的长度LS(即，介于第一栅极区151与第二栅极区152之间的长度)而仅进行变化。例如，长度LS越长，夹断电压就越高。通过改变或控制长度LS，会相应地改变或控制夹断电压。根据一些实施例，相比于在厚度方向上控制或改变沟道区的沟道深度的其他配置，在X方向上改变或控制(本文中也被称为“可伸缩性”)长度LS更容易。结果，在一些实施例中，有可能设计和/或制造具有可靠的电气特性和/或没有不可接受的高或低的夹断电压的风险的JFET。
如本文所述，根据一些实施例，还有可能将JFET与CMOS工艺集成。将JFET制造集成在CMOS工艺中提供了使用JFET的多个功率应用模块的低成本解决方法。这种功率应用模块的实例包括功率放大器(尤其是射频(RF)功率放大器)，如用于手机或类似的无线设备。在一些实施例中，通过使用块体衬底或大电阻衬底(诸如8-12欧姆的硅衬底)作为衬底110来增强RF功率放大器的RF性能。
图2是根据一些实施例的PJFET 200的立体的部分截面图。PJFET 200包括：衬底210，该衬底具有形成在衬底210中的p掺杂的底部区(P底部)212、n阱(NW)213、p阱(PW)214、深n阱(DNW)215和隔离区(STI)216。衬底210的部分217位于n阱213与p阱214之间。在一些实施例中，部分217是另一隔离区。n阱213、p阱214、隔离区216和衬底部分(或隔离区)217在厚度方向Z上从衬底210的上表面218向下延伸。PJFET 200还包括形成在衬底110中的沟道区220、源极区230、漏极区240和栅极区250。图2中的立体的部分截面图示出了PJFET 200的大约一半。PJFET 200的另一半(未示出)在结构上与图2所示的这一半类似。
在一些实施例中，衬底210与NJFET 100的衬底110类似。例如，衬底210是p掺杂的衬底。p掺杂的底部区212和p阱214分别对应于NJFET100的深n阱112和n阱114。p掺杂的底部区212和p阱214是具有p型掺杂剂的轻掺杂区。p阱214在厚度方向Z上从衬底210的上表面218向下延伸，以接触p掺杂的底部区212。p掺杂的底部区212提升沿着沟道区220流动的电流。在至少一个实施例中，省略p掺杂的底部区212和/或p阱214。如本文所述，隔离区216、217用于隔离PJFET 200的多个区。
n阱213和深n阱215是具有n型掺杂剂的轻掺杂区。n阱213在厚度方向Z上从衬底210的上表面218向下延伸，以接触深n阱215。n阱213围绕p阱214延伸，并且n阱213通过衬底部分(或隔离区)217与p阱214隔离。深n阱215形成在p掺杂的底部区212下面。在一个或多个实施例中，深n阱215接触p掺杂的底部区212。在至少一个实施例中，深n阱215与p掺杂的底部区212间隔开。深n阱215和n阱213一起限定n掺杂的结构，该n掺杂的结构将PJFET 200的其他部件与p掺杂的衬底210和/或形成在衬底210中/上的其他电路隔离。
沟道区220、源极区230、漏极区240和栅极区250分别对应于NJFET100的沟道区120、漏极区130、源极区140和栅极区150。沟道区220是其中掺杂有至少一种p型掺杂剂p沟道。源极区230是邻近衬底210的上表面218形成在p阱214上部的p掺杂区。漏极区240也是邻近衬底210的上表面218形成的p掺杂区，并且该漏极区240位于沟道区220上面。沟道区220接触漏极区240和p阱214的下部。沟道区220将源极区230与漏极区240电连接。
栅极区250是设置在沟道区220上面的n掺杂的栅极。栅极区250围绕漏极区240延伸。在图2的截面图中，栅极区250包括位于漏极区240的相对侧上的第一栅极区251和第二栅极区252。第一栅极区251与漏极区240具有对应的界面253，并且第二栅极区252与漏极区240具有对应的界面254。第一栅极区251和第二栅极区252通过隔离区216与源极区230隔离。源极区230、漏极区240和栅极区250在厚度方向Z上至少部分地相互等高。
PJFET 200与NJFET 100类似地工作。具体地，在没有电压施加于栅极区250期间，PJFET 200处于全导通状态，沟道区220将源极区230与漏极区240电连接。当PJFET 200处于导通状态时，允许电流沿着如图2中的箭头所示的电流路径255流动。具体地，电流在厚度方向Z上从源极区230向下流动以到达沟道区220，然后在横穿厚度方向Z的方向X上沿着沟道区220流动，以及然后在厚度方向Z上向上流动以到达漏极区240。在反向偏压(即，负电压)施加于栅极区250期间，在位于沟道区220上面的漏极区240中出现耗尽区257、258。耗尽区257、258在X方向上从对应的界面253、254相向延伸，并且减小电流路径255的宽度，以及限制流经PJFET 200的电流等级。随着反向偏压等级增大，耗尽区257、258以逐渐增大的方式相向延伸，并且进一步减小电流路径255的宽度。当反向偏压等级足够(即，夹断电压)时，电流路径255夹断，并且PJFET 200截止。根据一些实施例，在PJFET 200中也能得到关于NJFET100所述的一种或多种效果。
图3A是半导体器件300的电路图。半导体器件300包括NJFET 301和PJFET 302。NJFET 301和PJFET 302的栅极区连接在一起，并且连接至输入节点IN，以用于接收输入节点IN处的输入信号。NLFET 301的漏极区和PJFET 302的源极区连接在一起，并且连接至输出节点OUT，以用于输出输出节点处的输出信号。NJFET 301的源极区连接至第一电压端VSS，以接收第一电源电压，如接地电压。PJFET 302的漏极区连接至第二电压端VDD，以接收第二电源电压，如正电源电压。
图3B是根据一些实施例的半导体器件300的立体的部分截面图。半导体器件300的NJFET 301和PJFET 302形成在相同的衬底310中，其中该衬底310与衬底110或衬底210类似。将NJFET 301配置为与NJFET 100类似，并且将PJFET 302配置为与PJFET 200类似。NJFET 301的栅极区150连接至对应的通孔371，并且PJFET 302的栅极区250连接至对应的通孔372，该通孔371、372内嵌在衬底310上方所形成的一个或多个介电层(未示出)中。通孔371、372通过导电层373连接在一起并连接至输入节点IN。NJFET 301的漏极区130连接至对应的通孔381，并且PJFET 302的源极区230连接至对应的通孔382，通孔381、382内嵌在衬底310上方所形成的一个或多个介电层中。通孔381、382通过导电层383连接在一起并连接至输出节点OUT。NJFET 301的源极区140连接至对应的通孔391，该通孔391内嵌在衬底310上方所形成的一个或多个介电层中。通孔391通过导电层392连接至接地电压端VSS。PJFET302的漏极区240连接至对应的通孔393。通孔393通过导电层394连接至正电压端VDD。
半导体器件300作为反相器工作，该反相器将输入节点IN处所接收的输入信号反相，并输出反相信号作为输出节点OUT的输出信号。半导体器件300还用作功率放大器，该功率放大器将输入信号的幅值放大至端VDD处的更高等级的正电源电压。根据一些实施例，通过将NJFET 301配置为NJFET 100和/或将PJFET 302配置为PJFET 200，在半导体器件300中可实现本文中关于NJFET 100和/或PJFET 200所述的一种或多种效果。根据一些实施例，还可以在半导体器件300中实现一种或多种更多的效果，诸如噪音低、击穿电压高、切换速度快等。
图4是根据一些实施例的NJFET 400的顶视图。NJFET 400形成在具有隔离区416的衬底410中。NJFET 400包括漏极区430、源极区440和栅极区450。在一些实施例中，衬底410、隔离区416、漏极区430、源极区440和栅极区450分别对应于NJFET 100的衬底110、隔离区116、漏极区130、源极区140和栅极区150。栅极区450具有的第一栅极区451和第二栅极区452对应于栅极区150的第一栅极区151和第二栅极区152。然而，不像在图1中所看到的第一栅极区151与第二栅极区152相互连接，如图4所示，第一栅极区451和第二栅极区452相互断开。在一些实施例中，在操作过程中将相同的栅极电压(如，反向偏压)施加于第一栅极区451和第二栅极区452。在至少一个实施例中，在操作过程中将不同的栅极电压施加于第一栅极区451和第二栅极区452，以改变NJFET 400的电气特性。在至少一个实施例中，省略第一栅极区451和第二栅极区452中的一个。
第一栅极区451和第二栅极区452中的每一个都具有栅极长度LG。在至少一个实施例中，第一栅极区451的栅极长度不同于第二栅极区452的栅极长度。漏极区430具有漏极长度LD，并且源极区440具有源极长度LS。栅极长度LG、漏极长度LD和源极长度LS中的一个或多个是可以改变或可以缩放的，以实现NJFET 400的期望的电气特性，同时保持遵守多个设计规则，以确保可以制造NJFET 400。根据一些实施例，NJFET 400的描述和效果也可以应用于PJFET。
图5是根据一些实施例的NJFET 500的立体的部分截面图。NJFET 500形成在具有隔离区516和n阱514的衬底510中。NJFET 500包括漏极区530、源极区540和栅极区550。在一些实施例中，衬底510、n阱514、隔离区516、漏极区530、源极区540和栅极区550分别对应于NJFET 100的衬底110、n阱114、隔离区116、漏极区130、源极区140和栅极区150。栅极区550具有的第一栅极区551和第二栅极区552对应于栅极区150的第一栅极区151和第二栅极区152。
漏极区530和源极区540中的至少一个具有对应的漏极或源极增强层。该增强层具有与沟道区520相同类型的掺杂剂，并且该增强层的掺杂剂的掺杂浓度高于沟道区520的掺杂浓度。例如，漏极区530包括具有n型掺杂剂(即，与沟道区520相同的掺杂剂类型)的漏极增强层531。漏极增强层531中的n型掺杂剂的掺杂浓度高于沟道区520的掺杂浓度。例如，在至少一个实施例中，漏极增强层531中的n型掺杂剂具有大约为100×1014atoms/cm3的掺杂浓度，而沟道区520中的n型掺杂剂具有大约为450×1012atoms/cm3的掺杂浓度。漏极增强层531形成在n阱514的上部中，并且漏极增强层531与第一栅极区551和第二栅极区552至少部分地等高。在至少一个实施例中，漏极增强层531接触沟道区520。漏极区530还包括漏极接触层532，该漏极接触层532与漏极增强层531形成欧姆或肖特基接触件534。
类似于漏极区530，源极区540包括源极增强层541和源极接触层542，该源极接触层542与源极增强层541形成欧姆或肖特基接触件544。源极增强层541具有与沟道区520相同的掺杂剂类型(即，n型)，并且源极增强层541具有更高的掺杂浓度。在至少一个实施例中，源极增强层541中的n型掺杂剂的掺杂浓度与漏极增强层531中的掺杂浓度相同。在至少一个实施例中，源极增强层541中的n型掺杂剂的掺杂浓度与漏极增强层531中的掺杂浓度不同。源极增强层541与第一栅极区551、第二栅极区552至少部分地等高，并且源极增强层541接触沟道区520。在至少一个实施例中，省略漏极增强层531或源极增强层541。栅极区550还包括栅极接触层553，该栅极接触层553与第一栅极区551和第二栅极区552形成欧姆或肖特基接触件554。
因为增强层531和541具有比沟道区520更高的掺杂浓度，所以增强层531和541具有比沟道区520更小的电阻。增强层531和541的更小的电阻降低了NJFET 500的导通电阻。欧姆或肖特基接触件534、544、554还提高了栅极区550的电性能。根据一些实施例，NJFET500的描述和效果也可应用于PJFET。
图6是根据一些实施例制造NJFET的方法600的流程图，并且图7A至图7D是NJFET在制造方法600期间的多个阶段的截面图。
在图6的操作605中，深n阱和一个或多个隔离区形成在衬底中。例如，如图7A所示，深n阱712和隔离区716、719形成在衬底710中。在至少一个实施例中，衬底710、隔离区716和深n阱712分别对应于NJFET500的衬底510、隔离区516和深n阱512。隔离区716围绕衬底710的部分713延伸，其中在衬底710的该部分713处形成有NJFET的源极区和栅极区。隔离区719围绕部分713、隔离区716和衬底710的部分715延伸，其中在衬底710的部分715处形成有NJFET的漏极区。在这方面，隔离区719类似于关于图2所述的衬底部分(或隔离区)217。
在一些实施例中，深n阱712通过以下步骤形成在衬底710中：在衬底710上方沉积光刻胶(未示出)；以及图案化沉积的光刻胶，以形成具有深n阱712的图案的掩模(未示出)。掩模用于将n型掺杂剂注入衬底710中所执行的离子注入，以形成深n阱712。在至少一个实施例中，通过能量、剂量和注入角度中的一个或多个来控制离子注入，以将n型掺杂剂足够深地注入衬底710中。随后去除掩模。
在一些实施例中，隔离区716和719通过以下步骤形成在衬底710中：在衬底710中形成沟槽(未示出)；然后用诸如氧化硅的隔离材料来填充沟槽。在至少一个实施例中，通过光刻和/或蚀刻工艺来形成沟槽。根据设计和/或所要制造的NJFET的期望的电特性来选择隔离区716和719的深度和/或宽度。
在图6的操作615中，n沟道区形成在衬底中。例如，如图7B所示，沟道区(NJI)720形成在衬底710的部分713中。在至少一个实施例中，沟道区720对应于NJFET 500的沟道区520。在一些实施例中，沟道区720通过以下步骤形成：创建掩模；然后使用掩模在所执行的离子注入中将n型掺杂剂注入到衬底710中。以与关于操作605所述的方式类似的方式来创建用于形成沟道区720的掩模。通过能量、剂量和注入角度中的一个或多个来控制用于形成沟道区720的离子注入。在至少一个实施例中，用于形成沟道区720的掺杂浓度或掺杂剂量高于用于形成深n阱712的掺杂浓度或掺杂剂量。
在图6的操作625中，n阱形成在衬底中。例如，如图7B所示，n阱714形成在衬底710的部分715中。在至少一个实施例中，n阱714对应于NJFET 500的n阱514。n阱714具有与相邻的隔离区716、719等高并被限定在相邻的隔离区716和719之间的上部。n阱714还具有位于隔离区716、719下面的下部。n阱714的下部接触深n阱712和沟道区720。n阱714的下部向侧面延伸，以部分地位于隔离区716和/或719的下面。在一些实施例中，以与关于沟道区720所述的方式类似的方式但是利用不同的掩模形成n阱714。
在图6的操作635中，源极和/或漏极增强层形成在衬底中。例如，如图7C所示，漏极和源极增强层(NJDS)731、741形成在分别对应于要制造NJFET的漏极区和源极区的位置处。在至少一个实施例中，漏极和源极增强层731、741分别对应于NJFET 500的漏极和源极增强层531、541。漏极增强层731形成在n阱714的上部的上方，并且漏极增强层731介于相邻的隔离区716和719之间。漏极增强层731还延伸到隔离区716、719下面并具有位于隔离区716和/或719下面的部分。在至少一个实施例中，漏极增强层731接触沟道区720。源极增强层741形成在部分713的中间部分内并接触沟道区720。在一些实施例中，以与关于沟道区720所述的方式类似的方式但是利用不同的掩模和更高的掺杂浓度来形成增强层731、741。
在图6的操作645中，栅极区形成在衬底中。例如，如图7D所示，第一栅极区751和第二栅极区752在衬底710中形成为p掺杂区。在至少一个实施例中，第一栅极区751对应于NJFET 500的第一栅极区551，并且第二栅极区752对应于NJFET 500的第二栅极区552。第一栅极区751和第二栅极区752中的每一个都接触隔离区716和源极增强层741。在一些实施例中，以与关于沟道区720所述的方式类似的方式但是利用不同的掩模和利用p型掺杂剂来形成第一栅极区751和第二栅极区752。
在图6的操作655中，在介于源极区与栅极区之间的结区域上方形成诸如抗蚀保护氧化物(RPO，resist protective oxide)层的介电层。例如，如图7D所示，RPO层761形成在介于第一栅极区751与源极增强层741之间的对应的接合区域(junction region，又称结区域)上方，并且RPO层762形成在介于第二栅极区752与源极增强层741之间的对应的接合区域上方。RPO层761、762用于隔离随后形成的接触层，以阻止接触层相互接触。在至少一个实施例中，通过以下步骤来形成RPO层：在衬底710上方沉积介电材料，诸如氧化硅和/或氮化硅；以及蚀刻掉接合区域外部的介电材料。
在图6的操作665中，在对应的漏极区、源极区和栅极区上方分别形成漏极接触层、源极接触层和栅极接触层中的一个或多个。例如，如图7D所示，在对应的漏极增强层731上方形成漏极接触层732，在对应的源极增强层741上方形成源极接触层742，以及在对应的第一栅极区751和第二栅极区752上方形成栅极接触层753。在至少一个实施例中，漏极接触层732、源极接触层742和栅极接触层753分别对应于NJFET 500的漏极接触层532、源极接触层542和栅极接触层553。在一些实施例中，漏极接触层732、源极接触层742和栅极接触层753是分别与对应的下面的漏极区、源极区和栅极区欧姆(或肖特基)接触的硅化物层。在至少一个实施例中，通过以下步骤形成这种硅化物层：在先前形成于衬底710上方的结构上方沉积诸如Ti、Co、Ni等的金属；对具有该结构和沉积在该结构上的金属的衬底710进行退火，使金属与漏极区、源极区和栅极区中的硅发生反应；然后去除未反应的金属。源极接触层742和栅极接触层753通过RPO层761、762相互分离。因此得到NJFET。
在一些实施例中，随后执行进一步的工艺，以将NJFET与其他电路连接。例如，在其上形成有NJFET的衬底710上方沉积一个或多个介电层(未示出)，在该一个或多个介电层中形成接触通孔771、781、791，以分别与对应的栅极接触层753、漏极接触层732和源极接触层742电接触。在至少一个实施例中，接触通孔771、781、791分别对应于关于半导体器件300所述的通孔371、381、391。
根据一些实施例，有可能将用于制造JFET的方法600的操作与在相同的衬底上(如，相同的晶圆上)制造CMOS电路的CMOS工艺中。添加两个附加的掩模和相关的离子注入，以用于形成沟道区和源极和/或漏极增强层。因此，根据一些实施例，有可能通过CMOS工艺来制造JFET，其中，该CMOS工艺具有微小变化，从而得到具有如本文所述的JFET的一个或多个优点的低成本产品(如，功率放大器)。
图8是根据一些实施例的制造PJFET的方法800的流程图。
在操作805中，例如，如关于操作605所述，在衬底中形成深n阱和一个或多个隔离区。
在操作815中，在衬底中形成p底部区和p沟道。例如，如关于PJFET200所述，在衬底210中形成p底部区212和p沟道220。除了掺杂剂类型之外，以与关于操作615所述的方式类似的方式，通过以下步骤形成p底部区和p沟道：创建掩模；然后在所执行的离子注入中使用该掩模将p型掺杂剂注入衬底中。在至少一个实施例中，通过使用相同的掩模来形成p底部区和p沟道。在至少一个实施例中，p底部区的p型掺杂剂浓度或剂量小于p沟道的p型掺杂剂浓度或剂量。
在操作825中，在衬底中形成n阱和p阱。例如，如关于PJFET 200所述，在衬底210中形成n阱213和p阱214。在至少一个实施例中，n阱的形成与操作625类似。除了使用不同的掩模和p型掺杂剂之外，p阱的形成与n阱的形成类似。
在操作835中，在衬底中形成源极和/或漏极增强层。例如，除了使用p型掺杂剂之外，使用类似的掩模创建和离子注入工艺来形成与如关于操作635所述的源极和/或漏极增强层741、731类似的源极和/或漏极增强层。
在操作845中，在衬底中形成栅极区。例如，除了使用n型掺杂剂之外，使用类似的掩模创建和离子注入工艺来形成与如关于操作645所述的第一栅极区751和第二栅极区752类似的栅极区。
在操作855中，例如，与关于操作655所述一样，在介于漏极区与栅极区之间的接合区域上方形成诸如RPO层的介电层。
在操作865中，例如，与关于操作665所述一样，在对应的漏极区、源极区和栅极区上方分别形成漏极接触层、源极接触层和栅极接触层中的一个或多个。
根据一些实施例，方法600的效果也可应用于方法800。
以上方法包括示例性操作，但是没有必要要求它们按所示的顺序执行。根据本发明的实施例的精神和范围，一些操作可以适当地被添加、被替换、被改变顺序和/或被去除。结合不同部件和/或不同实施例的实施例在本发明的范围内，并且在查阅本发明之后，本领域的普通技术人员能够理解该实施例。
图9是根据一些实施例的NJFET 900的立体的部分截面图。类似于图1，图9中的立体的部分截面图示出了NJFET 900的大约一半。NJFET 900的另一半(未示出)在结构上类似于图9所示的这一半。与关于图1所述的NJFET 100相比，NJFET 900形成在衬底910中并且具有覆盖栅极区150与源极区140的界面的介电层960。
在一些实施例中，衬底910包括SOI衬底。在至少一个实施例中，衬底910包括5000欧姆至10000欧姆的Si衬底，即，电阻率在5000欧姆·厘米至10000欧姆·厘米的范围内的Si衬底。
在一些实施例中，如关于图7D中的RPO层761、762所述，介电层960包括RPO层。介电层960覆盖介于栅极区150与源极区140之间的界面，同时暴露栅极区150和源极区140的用于NJFET 900与其他电路之间的电接触的其他部分。在至少一个实施例中，介电层960从上面完全覆盖介于栅极区150与源极区140之间的整个界面。在图9所示的示例性结构的衬底910的平面图中，漏极区130围绕栅极区150延伸，栅极区150围绕介电层960延伸，以及介电层960围绕源极区140延伸。
NJFET 900的操作与关于图1所述的NJFET 100的操作类似。例如，当反向偏压施加于栅极区150时，使耗尽区157、158从界面153、154延伸进源极区140。
一些实施例提供了与关于图2所述的PJFET 200类似的PJFET(未示出)，但是该PJFET形成在与衬底910类似的衬底中，并且该PJFET具有与介电层960类似的介电层，以覆盖介于栅极区250与漏极区240之间的界面。这种PJFET的操作与关于图2所述的PJFET 200的操作类似。
在一些实施例中，通过在介于JFET的栅极区与JFET的对应的源极区或漏极区之间的界面上方提供诸如介电层960的介电层，使JFET的击穿电压增大。该效果在JFET的衬底为高电阻率衬底(诸如SOI衬底)的一个或多个实施例中尤其有用。具体地，增大的泄漏电流有可能引起JFET中的寄生双极结型晶体管(BJT)过早导通，这反而有可能导致在栅极区的顶部和对应的源极区或漏极区的顶部上的电接触件之间结构被烧坏(burnt-outstructure)。通过在栅极区的顶部上的电接触件和对应的源极区或漏极区的顶部上的电接触件之间形成介电层(如，通过在栅极区150的顶部上的电接触件和源极区140的顶部上的电接触件之间形成介电层960)，使泄漏电流减小，并且增大BJT导通的电压，这意味着JFET具有增大的击穿电压。
在一些实施例中，介电层的宽度是影响如何提高JFET的击穿电压的因素。在至少一个实施例中，介电层的宽度在0.5μm(微米)至5μm的范围内。在一些情况中，宽度小于0.5μm的介电层不足以减小泄漏电流和/或增大击穿电压。在一些情况中，宽度大于5μm的介电层不一定导致击穿电压的进一步提高，而且这样大的介电层可能会消耗过多的材料和/或使留下的区域不足以用于栅极区上和/或对应的源极区或漏极区上的电接触件。所描述的介电层的尺寸和材料是实例。其他的布置在多个实施例的范围内。
图10是根据一些实施例的NJFET 1000的立体的部分截面图。类似于图1，图10中的立体的部分截面图示出了NJFET 1000的大约一半。NJFET1000的另一半(未示出)在结构上类似于图10所示的这一半。与关于图9所述的NJFET 900相比，NJFET 1000具有位于介电层960下面的隔离区1016。
隔离区1016布置在栅极区150与源极区140之间。更具体地，隔离区1016布置在栅极区150的上部与源极区140的上部之间，同时仍然允许栅极区150的下部与源极区140的下部在界面1053、1054处相互接触，其中，界面1053对应于关于图1所述的界面153；界面1054对应于关于图1所述的界面154。在图10所示的示例性结构的衬底910的平面图中，漏极区130围绕栅极区150延伸，栅极区150围绕介电层960和隔离区1016延伸，以及介电层960和隔离区1016围绕源极区140延伸。在图10所示的示例性结构中，介电层960比隔离区1016窄，并且从介电层960的下面暴露隔离区1016的一部分。介电层960和隔离区1016之间的其他的宽度关系在多个实施例的范围内。在至少一个实施例中，隔离区1016的材料和/或制造工艺与关于图1所述的隔离区116的材料和/或制造工艺类似。隔离区1016的所述配置是实例。其他布置在多个实施例的范围内。
NJFET 1000的操作与关于图1所述的NJFET 100的操作类似。例如，当反向偏压施加于栅极区150时，使对应于关于图1所述的耗尽区157、158但小于该耗尽区157、158的耗尽区1057、1058从界面1053、1054延伸进源极区140中。
一些实施例提供了与关于图2和图9所述的PJFET类似的PJFET(未示出)，但是形成有与隔离区1016类似的隔离区。这种PJFET的操作与关于图2所述的PJFET 200的操作类似。
在一些实施例中，相比于不具有这种隔离区的其他结构，具有介于栅极区与对应的源极区或漏极区之间的隔离区(诸如隔离区1016)减弱了在高工作电压下存在的强电场，从而导致更小的耗尽区，并且进一步提高JFET的击穿电压。在至少一个实施例中，与隔离区1016类似的隔离区形成在关于图1至图8所述的一个或多个JFET结构中，并且也实现了本文中关于隔离区1016所述的一种或多种效果。
图11是根据一些实施例的JFET 1100的顶视图。与关于图4所述的JFET 400相比，JFET 1100形成在衬底1110中，并且JFET 1100包括介电层1160和位于介电层1160下面的隔离区1116。在一些实施例中，衬底1110、介电层1160和隔离区1116分别对应于关于图10所述的衬底910、介电层960和隔离区1016、116。隔离区1116具有布置在源极区140与对应的第一栅极区151之间的部分1117和布置在源极区140与对应的第二栅极区152之间的部分1118。隔离区1116围绕源极区140延伸，并且还围绕第一栅极区151和第二栅极区152延伸。根据一些实施例，在JFET 1100中实现了对应的图4、图9和图10中的分别关于JFET 400、JFET 900和JFET 1000所述的一种或多种效果。
图12是根据一些实施例的NJFET 1200的截面图。与关于图7D所述的NJFET结构相比，NJFET 1200形成在衬底1210中，并且包括至少一层介电层1261、1262和位于对应的介电层1261、1262下面的至少一个隔离区1296、1297。在一些实施例中，衬底1210、至少一层介电层1261、1262和至少一个隔离区1296、1297分别对应于关于图10所述的衬底910、介电层960和隔离区1016。
在至少一个实施例中，通过与关于图6和图7A至图7D所述的工艺类似的工艺来制造NJFET 1200，该NJFET 1200具有以下不同点。具体地，另外，在形成有NJFET 1200的源极区和栅极区的部分713(图7A)中形成至少一个隔离区1296、1297。在至少一个实施例中，至少一个隔离区1296、1297与隔离区716、719在相同的工艺一起形成和/或由相同的材料形成和/或形成为相同的深度。其他布置在多个实施例的范围内。在一个或多个操作中，在由至少一个隔离区1296、1297所围绕的中心部分中形成源极增强层741。在一个或多个操作中，围绕至少一个隔离区1296、1297形成第一栅极区251和第二栅极区252(如关于图10所述)；或第一栅极区251和第二栅极区252形成在至少一个隔离区1296、1297的相对侧上(如关于图11所述)。在一个或多个操作中，至少一层介电层1261、1262形成在对应的至少一个隔离区1296、1297上方，以将源极接触层742与栅极接触层753相互电隔离。
一些实施例提供了与关于图8所述的工艺类似的PJFET制造工艺，该PJFET制造工艺与关于NJFET 1200的制造工艺具有一个或多个不同点。
在一些实施例中，诸如RPO层的介电层设置在栅极区与源极/漏极区之间的界面的上方和/或隔离区设置在介于栅极区的上部与源极/漏极区的上部之间使得泄漏电流的减小和/或击穿电压的提高。在一个或多个实施例中，一种或多种这种布置和/或效果可用于形成于高电阻率衬底(诸如SOI衬底)内的半导体器件中。
根据一些实施例，JFET包括：衬底；源极区，形成在衬底中；漏极区，形成在衬底中；沟道区，形成在衬底中；以及至少一个栅极区，形成在衬底中。沟道区将源极区与漏极区连接。至少一个栅极区在界面处接触源极区和漏极区中的一个，并且至少一个栅极区与源极区和漏极区中的另一个隔离。介电层覆盖界面，同时暴露栅极区的一部分以及源极区和漏极区之一的一部分。
根据一些实施例，一种半导体器件包括衬底和形成在衬底中的至少一个晶体管。至少一个晶体管包括：源极区和漏极区，形成在衬底中；第一栅极区和第二栅极区，形成在衬底中；以及沟道区，形成在衬底中。第一栅极区和第二栅极区与源极区和漏极区至少部分地等高。源极区和漏极区中的一个设置在第一栅极区与第二栅极区之间。沟道区将源极区与漏极区连接。隔离区被布置在：(i)第一栅极区的上部与源极区和漏极区中的一个的上部之间；(ii)第二栅极区的上部与源极区和漏极区中的另一个的上部之间。
在制造根据一些实施例的晶体管的方法中，在衬底中形成隔离区、沟道区、源极区和漏极区。在衬底的平面图中，源极区和漏极区中的一个被源极区和漏极区中的另一个围绕。栅极区形成在衬底中。隔离区布置在源极区和漏极区中的一个与栅极区之间。在布置于源极区和漏极区中的一个与栅极区之间的隔离区的上方形成介电层。接触层形成在对应的栅极区、源极区和漏极区的上方。介电层将位于栅极区上方的接触层与位于源极区和漏极区中的一个上方的接触层隔离。
可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。

Claims (18)

1.一种结型栅场效应晶体管(JFET)，包括：
衬底；
源极区，形成在所述衬底中；
漏极区，形成在所述衬底中；
沟道区，形成在所述衬底中，所述沟道区将所述源极区与所述漏极区连接；
至少一个栅极区，形成在所述衬底中，所述至少一个栅极区在界面处接触所述源极区和所述漏极区中的一个，所述至少一个栅极区与所述源极区和所述漏极区中的另一个隔离，所述至少一个栅极区配置为使所述源极区和所述漏极区中的所述一个中出现耗尽区；以及
介电层，覆盖所述界面，同时暴露所述源极区和所述漏极区中的所述一个的部分以及所述栅极区的部分；
隔离区，位于所述介电层下面，所述隔离区布置在所述源极区和所述漏极区中的所述一个与所述栅极区之间。
2.根据权利要求1所述的结型栅场效应晶体管，其中，响应于施加给所述至少一个栅极区的反向偏压，所述至少一个栅极区配置为：使耗尽区从所述界面延伸进所述源极区和所述漏极区中的所述一个中。
3.根据权利要求1所述的结型栅场效应晶体管，其中，所述衬底包括绝缘体上半导体(SOI)衬底。
4.根据权利要求1所述的结型栅场效应晶体管，其中，所述介电层的宽度在0.5μm至5μm的范围内。
5.根据权利要求1所述的结型栅场效应晶体管，其中，所述介电层包括抗蚀保护氧化物(RPO)层。
6.根据权利要求1所述的结型栅场效应晶体管，其中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的所述一个延伸。
7.根据权利要求1所述的结型栅场效应晶体管，其中，自上而下观看所述衬底时，所述栅极区围绕所述源极区和所述漏极区中的所述一个以及所述介电层延伸。
8.根据权利要求1所述的结型栅场效应晶体管，其中：
所述至少一个栅极区包括第一栅极区和第二栅极区；以及
所述源极区和所述漏极区中的所述一个以及所述介电层夹置在所述第一栅极区与所述第二栅极区之间。
9.根据权利要求1所述的结型栅场效应晶体管，还包括：
接触层，位于所述源极区和所述漏极区中的所述一个的暴露部分以及所述栅极区的暴露部分上方，
其中，所述介电层布置在所述接触层之间，并且所述介电层与所述接触层至少部分地等高。
10.一种半导体器件，包括：
衬底；
至少一个晶体管，形成在所述衬底中，所述至少一个晶体管包括：
源极区和漏极区，形成在所述衬底中；
第一栅极区和第二栅极区，形成在所述衬底中，所述第一栅极区和所述第二栅极区与所述源极区和所述漏极区至少部分地等高，所述源极区和所述漏极区中的一个设置在所述第一栅极区和所述第二栅极区之间，所述第一栅极区和所述第二栅极区配置为使所述源极区和所述漏极区中的所述一个中出现耗尽区；和
沟道区，形成在所述衬底中，并且所述沟道区将所述源极区与所述漏极区连接；以及
隔离区，介于：(i)所述源极区和所述漏极区中的所述一个的上部与所述第一栅极区的上部之间；(ii)所述源极区和所述漏极区中的所述一个的上部与所述第二栅极区的上部之间；
介电层，位于所述隔离区上方，其中，自上而下观看所述衬底时，所述介电层比所述隔离区窄。
11.根据权利要求10所述的半导体器件，其中，所述第一栅极区和所述第二栅极区还包括位于所述隔离区下面的下部，所述下部接触所述沟道区。
12.根据权利要求11所述的半导体器件，其中，响应于施加给所述第一栅极区和所述第二栅极区的反向偏压，将所述第一栅极区的下部和所述第二栅极区的下部配置为：使对应的第一耗尽区和第二耗尽区在横穿所述衬底的厚度方向的方向上相向延伸。
13.根据权利要求10所述的半导体器件，其中，所述衬底包括绝缘体上半导体(SOI)衬底。
14.根据权利要求10所述的半导体器件，其中，所述介电层的宽度在0.5μm至5μm的范围内。
15.根据权利要求10所述的半导体器件，其中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的所述一个延伸。
16.根据权利要求10所述的半导体器件，其中，自上而下观看所述衬底时，所述隔离区围绕所述源极区和所述漏极区中的所述一个延伸。
17.根据权利要求10所述的半导体器件，其中，自上而下观看所述衬底时，所述源极区和所述漏极区中的另一个围绕所述隔离区、所述源极区和所述漏极区中的所述一个、所述第一栅极区以及所述第二栅极区延伸。
18.一种在衬底中制造晶体管的方法，所述方法包括：
在所述衬底中形成隔离区；
在所述衬底中形成沟道区；
在所述衬底中形成源极区和漏极区，其中，自上而下观看所述衬底时，所述源极区和所述漏极区中的一个被所述源极区和所述漏极区中的另一个围绕；
在所述衬底中形成栅极区，其中，所述隔离区布置在所述源极区和所述漏极区中的所述一个与所述栅极区之间，所述栅极区配置为使所述源极区和所述漏极区中的所述一个中出现耗尽区，并且所述栅极区与所述源极区和所述漏极区中的所述一个直接接触；
在布置在所述源极区和所述漏极区中的所述一个与所述栅极区之间的隔离区的上方形成介电层；以及
在对应的栅极区、源极区和漏极区上方形成接触层，所述介电层将位于所述栅极区上方的接触层与位于所述源极区和所述漏极区中的所述一个上方的接触层隔离。
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