CN108878505B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提出了一种半导体装置及其制造方法，所述半导体装置包含半导体基底、第一阱和第二阱，半导体基底具有第一导电类型，第一和第二阱设置在半导体基底内，第一和第二阱具有与第一导电类型相反的第二导电类型。半导体装置也包含第一顶层和第二顶层，第一顶层设置在半导体基底内，第一顶层从第一阱延伸至第二阱且具有第一导电类型，第二顶层设置在半导体基底内和第一顶层上，第二顶层从第一阱延伸至第二阱且具有第二导电类型。

Description

半导体装置及其制造方法
技术领域
本发明实施例是关于半导体装置及其制造方法，特别是有关于半导体装置具有相反导电类型的两个顶层及其制造方法。
背景技术
在半导体产业中，场效应晶体管(field effect transistors，FETs)有两个主要类型，即绝缘栅场效应晶体管(insulated gate field effect transistor，IGFET)，通常称为金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，和结型场效应应晶体管(junction field effect transistor，JFET)。金属氧化物半导体场效应晶体管和结型场效应晶体管的组成基本上并不相同。举例来说，金属氧化物半导体场效应晶体管的栅极包含绝缘层，亦即栅极氧化层，在栅极和其他晶体管的电极之间。因此，通过穿过通道的电场控制在金属氧化物半导体场效应晶体管内的通道电流以视需求增强和耗尽(deplete)通道区。结型场效应晶体管的栅极与晶体管的其他电极形成P-N结(P-N junction)，通过施加预定的栅极电压可以将结型场效应晶体管反向偏置。因此，通过改变通道内的耗尽区的尺寸，可利用结型场效应晶体管的栅极P-N结来控制通道电流。
一般来说，结型场效应晶体管可作为电压控制电阻器或电子控制开关。P型结型场效应晶体管包含掺杂的半导体材料的通道以具有大量正电载子或电洞，而N型结型场效应晶体管包含掺杂的半导体材料的通道以具有大量负电载子或电子。在结型场效应晶体管的各端，由欧姆接触形成源极和漏极，且电流流经在源极和漏极之间的通道。此外，通过对栅极施加反向偏压可阻碍或断开电流，也称为“夹止”(pinch-off)。
虽然现存半导体装置的结型场效应晶体管及其制造方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于半导体装置的结型场效应晶体管和技术仍有一些问题需要克服。
发明内容
一般而言，形成具有高驱动电流和低夹止电压(理想的开关应用)的半导体装置是半导体装置发展的主要准则。为了达到前述准则，在半导体基底内以及源极和漏极之间注入N型顶层和P型顶层。更明确而言，具有相反导电类型的两个顶层的一部分形成在半导体装置的栅极下方，可增加装置的驱动电流和降低装置的夹止电压而无需在栅极下方形成阱。此外，相较于传统工艺步骤，本发明的实施例可形成具有高驱动电流和低夹止电压的半导体装置，而无需在整体工艺中使用多余的遮罩来形成装置的额外电路。
本发明提供半导体装置及其制造方法的实施例。在以下实施例中，以半导体装置的结型场效应晶体管为例，然而，本发明实施例不限于结型场效应晶体管，可包含其他半导体装置的应用。
根据一些实施例提供半导体装置。半导体装置包含具有第一导电类型的半导体基底，以及设置在半导体基底内的第一阱和第二阱，其中第一阱和第二阱具有与第一导电类型相反的第二导电类型。半导体装置也包含设置在半导体基底内的第一顶层，其中第一顶层从第一阱延伸至第二阱，且第一顶层具有第一导电类型。半导体装置更包含设置在半导体基底内和第一顶层上的第二顶层，其中第二顶层从第一阱延伸至第二阱，且第二顶层具有第二导电类型。
根据一些实施例提供半导体装置的制造方法。半导体装置的制造方法包含提供具有第一导电类型的半导体基底，在半导体基底内形成第一阱和第二阱，其中第一阱和第二阱具有与第一导电类型相反的第二导电类型。半导体装置的制造方法也包含在半导体基底内形成第一顶层，其中形成从第一阱延伸至第二阱的第一顶层，且第一顶层具有第一导电类型。半导体装置的制造方法更包含在半导体基底内和第一顶层上形成第二顶层，其中形成从第一阱延伸至第二阱的第二顶层，且第二顶层具有第二导电类型。
本发明的有益效果在于，本发明的半导体装置的源极和漏极区之间形成有相反导电类型的两个顶层，可增加装置的驱动电流和减少装置的夹止电压而无需在栅极区下方形成阱。相较于传统工艺步骤，本发明的实施例可形成具有高驱动电流和低夹止电压的半导体装置，例如结型场效应晶体管，而无需在整体工艺中使用多余的遮罩来形成装置的额外电路。
附图说明
通过以下的详述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据工业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1-图6是根据本发明的一些实施例，说明形成半导体装置的示范连续工艺的剖面示意图。
图7是根据本发明的一些实施例，显示当装置运作时，半导体装置的感应(induced)通道的剖面示意图。
附图标号：
100～半导体装置；
101～半导体基底；
102～第一阱；
103～第二阱；
105a、105b、105c、105d～隔离结构；
107～第三阱；
109～第一顶层；
111～第二顶层；
113～源极区；
115～掺杂区；
117～漏极区；
123～源极接触；
125～栅极接触；
127～漏极接触；
129～层间介电层；
130～第一通道；
140～第二通道；
d1、d2、d3～距离。
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施发明的不同部件。组件和配置的具体实施例或范例描述如下，以简化本发明的实施例。当然，这些仅仅是范例，并非用以限定本发明。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得它们不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚，并非在不同实施例及/或组态之间指定其关系。
以下叙述一些实施例。在不同示意图和说明的实施例中，相同的参考数字用于标示相似的部件。可理解的是，在半导体装置的制造方法的前、中、后可增加额外的操作，且以下叙述的一些操作可为了方法的其他实施例被取代或删除。
本发明的一些实施例提供制造半导体装置的方法。图1-图6是根据本发明的一些实施例，说明形成图6中半导体装置100的示范连续工艺的剖面示意图。
如图1所示，根据一些实施例，在半导体基底101内形成第一阱102和第二阱103。半导体基底101可由硅或其他半导体材料制成。或者，半导体基底101可包含其他元素半导体材料，例如锗(Ge)。在一些实施例中，半导体基底101由化合物半导体，例如碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)制成。在一些实施例中，半导体基底101由合金半导体，例如硅锗(silicon germanium)、碳化硅锗(silicon germaniumcarbide)、磷化砷镓(gallium arsenic phosphide)或磷化铟镓(gallium indiumphosphide)制成。在一实施例，半导体基底101包含外延层，举例来说，半导体基底101在块材半导体上方具有外延层。此外，半导体基底101可包含绝缘层上覆硅(silicon-on-insulator，SOI)结构，举例来说，基底101可包含埋植氧化(buried oxide，BOX)层(未绘示)。在本实施例中为了形成N型半导体装置100，半导体基底101可为轻掺杂P型基底。在其他实施例中，举例来说，为了形成P型半导体装置100，半导体基底101可为轻掺杂N型基底。
明确而言，第一阱102和第二阱103形成在接近半导体基底101的顶面，以距离d1分隔。在一些实施例中，距离d1大于约0μm且不超过约15μm。在一些实施例中，通过在半导体基底101上使用图案化遮罩的离子注入工艺形成第一阱102和第二阱103。在本实施例中为了形成半导体装置100，例如N型结型场效应晶体管，可将N型掺杂物(例如磷(P)或砷(As))掺杂至半导体基底101内以形成第一阱102和第二阱103。或者，为了在其他实施例中形成半导体装置100，例如P型结型场效应晶体管，可将P型掺杂物(例如硼(B))掺杂至半导体基底101内以形成第一阱102和第二阱103。在本实施例中，为了形成半导体装置100，例如超高压(ultra-high voltage，UHV)N型结型场效应晶体管，第一阱102和第二阱103为两个深高压N型阱(deep high-voltage N-well，DHVNW)。在其他实施例中为了形成半导体装置100，例如超高压(UHV)P型结型场效应晶体管，第一阱102和第二阱103可为两个深高压P型阱(deephigh-voltage P-well，DHVPW)。
应注意的是，第一阱102和第二阱103之间的距离d1可能影响半导体装置100的夹止电压。当距离d1增加时，半导体装置100的夹止电压将降低，反之亦然。
如图2所示，根据一些实施例，在半导体基底101上形成一些隔离结构105a、105b、105c和105d。隔离结构105a、105b、105c和105d以硅局部氧化(local oxidation ofsilicon，LOCOS)隔离结构来进行说明，且隔离结构105a、105b、105c和105d的一部分嵌入半导体基底101。在其他实施例中，隔离结构105a、105b、105c和105d可以是浅沟槽隔离(shallow trench isolation，STI)。
在本实施例中，有四个隔离结构105a、105b、105c和105d依次排列在半导体基底101上，且由隔离结构105a和105d定义出半导体装置100的主动区。应注意的是，每个半导体装置的隔离结构数量不限于四个，可能更少或更多。
更明确而言，隔离结构105a和105b在第一阱102上，且隔离结构105c和105d在第二阱103上。再者，隔离结构105b的一部分位于第一阱102和半导体基底101的界面上方，且在后续工艺中形成的半导体装置100的源极区位于由两相邻的隔离结构105a和105b所定义的区域内。此外，隔离结构105c的一部分位于半导体基底101和第二阱103的界面上方，且在后续工艺中形成的半导体装置100的漏极区位于由两相邻的隔离结构105c和105d所定义的区域内。
在一些实施例中，前述四个隔离结构105a、105b、105c和105d由氧化硅、氮化硅、氮氧化硅或其他适用的介电材料制成。在一些实施例中，隔离结构105a、105b、105c和105d可视隔离的类型，由热氧化工艺、化学气相沉积(chemical vapor deposition，CVD)工艺或前述的组合形成。举例来说，浅沟槽隔离结构可由以下步骤形成，在半导体基底101上用遮罩实施刻蚀步骤以形成沟槽。接着，通过实施化学气相沉积工艺将沟槽填充绝缘材料，然后移除在沟槽外的绝缘材料。
如图3所示，根据一些实施例，在第二阱103中由隔离结构105c和105d所定义的区域内选择性地形成第三阱107。第三阱107形成较第二阱103窄和浅，且第三阱107的导电类型和第二阱103相同。在本实施例的N型结型场效应晶体管中，第三阱107为N型。在一些实施例中，第三阱107的掺杂物浓度高于第二阱103的掺杂物浓度。
如图4所示，根据一些实施例，在半导体基底101内形成第一顶层109，且在半导体基底101内和第一顶层109上形成第二顶层111。应注意的是，形成第一顶层109和第二顶层111从第一阱102延伸至第二阱103，第一顶层109的第一部分(亦即第一顶层109的中间部分)和第二顶层111的第一部分(亦即第二顶层111的中间部分)位于半导体基底101内第一阱102和第二阱103之间的部分。在一些实施例中，半导体基底101的顶面和第二顶层111的顶面之间的距离d2在约0.2mm至约1mm的范围，且半导体基底101的顶面和第一顶层109的顶面之间的距离d3在约2mm至约5mm的范围。
在一些实施例中，第一顶层109的第二部分和第二顶层111的第二部分位于隔离结构105b的正下方，且第一顶层109的第三部分和第二顶层111的第三部分位于隔离结构105c的正下方。第一顶层109的第二和第三部分对应第一顶层109的相反两侧。同理，第二顶层111的第二和第三部分对应第二顶层111的相反两侧。在一些实施例中，第一顶层109的第二部分和第二顶层111的第二部分延伸至第一阱102内。同理，第一顶层109的第三部分和第二顶层111的第三部分延伸至第二阱103内。应注意的是，第二顶层111和隔离结构105b由第一阱102的一部分隔开，且第二顶层111和隔离结构105c由第二阱103的一部分隔开。
在一些实施例中，通过在第一阱102、第二阱103以及第一和第二阱102和103之间的半导体基底101的一部分内实施第一离子注入工艺和第二离子注入工艺，以分别形成第一顶层109和第二顶层111。在一些实施例中，第一顶层109和第二顶层111的掺杂物浓度在约1015原子/cm3至约1017原子/cm3的范围内。应注意的是，在半导体装置100，如N型结型场效应晶体管中，第一顶层109为P型，且第二顶层111为N型。相反地，在半导体装置100，如P型结型场效应晶体管中，第一顶层109为N型，且第二顶层111为P型。
接着，如图5所示，根据一些实施例，在第一阱102内形成源极区113，在第一阱102和第二阱103之间的半导体基底101的一部分中形成掺杂区115，且在第二阱103内形成漏极区117。在一些实施例中，漏极区117形成在第三阱107内。
在一些实施例中，通过离子注入工艺形成源极区113、掺杂区115和漏极区117。在一些实施例中，通过一道离子注入工艺形成源极区113和漏极区117，且通过另一道离子注入工艺形成掺杂区115。明确而言，源极区113的导电类型和漏极区117的导电类型相同，但和掺杂区115的导电类型不同。在本实施例的半导体装置100(例如N型结型场效应晶体管)中，源极区113和漏极区117为N型，且掺杂区115为P型。在其他实施例中，举例来说，在半导体装置100(例如P型结型场效应晶体管)中，源极区113和漏极区117为P型，且掺杂区115为N型。
此外，源极区113、掺杂区115和漏极区117的掺杂物浓度大于第一顶层109、第二顶层111、第一阱102和第二阱103的掺杂物浓度。在一些实施例中，源极区113、掺杂区115和漏极区117的掺杂物浓度在约1×1018原子/cm3至约1×1020原子/cm3的范围内。
如图5所示，第一顶层109和第二顶层111位于源极区113和漏极区117之间，且第一和第二顶层109和111的第一部分(第一和第二顶层109和111的中间部分)位于掺杂区115正下方。在一些实施例中，第二顶层111和掺杂区115由第一和第二阱102和103之间的半导体基底101的一部分隔开。然而，在其他实施例中，第二顶层111可能与掺杂区115接触(未绘示)。
如图6所示，根据一些实施例，在半导体基底101上形成层间介电(inter-layerdielectric，ILD)层129，且穿过层间介电层129形成源极接触123、栅极接触125和漏极接触127。在一些实施例中，层间介电层129由氧化硅、氮化硅、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)及/或其他合适的介电材料制成。层间介电层129可由化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、旋转涂布或其他合适的工艺形成。
在层间介电层129形成之后，通过在层间介电层129上实施刻蚀工艺以在其中形成沟槽，并将导电材料填入沟槽以形成源极接触123、栅极接触125和漏极接触127。此外，源极接触123电连接至源极区113，栅极接触125电连接至掺杂区115，以及漏极接触127电连接至漏极区117。在本实施例中，源极接触123、栅极接触125和漏极接触127由金属制成。在其他实施例中，源极接触123、栅极接触125和漏极接触127可包含多晶硅或其他合适的导电材料。源极接触123、栅极接触125和漏极接触127形成之后，即完成半导体装置100。
图7是根据本发明的一些实施例，显示当半导体装置100运作时，半导体装置100的感应通道的剖面示意图。
如图7所示，当电压施加于栅极接触125时，形成在第一顶层109下方且连接源极接触123和漏极接触127的第一通道130，以及形成穿过第二顶层111且连接至源极接触123和漏极接触127的第二通道140。
通过在半导体基底101内和栅极接触125的下方注入两个具有相反导电类型的顶层，即第一和第二顶层109和111，在半导体装置100内感应形成第一和第二通道130和140。因此，可增加半导体装置100(例如结型场效应晶体管)的驱动电流。此外，因第二顶层111和半导体基底101的顶面之间的距离d2够小，例如在约0.2mm至约1mm的范围内，可减少半导体装置100(例如结型场效应晶体管)的夹止电压。
总结来说，在本发明的一些实施例中，在半导体装置的源极和漏极区之间形成具有相反导电类型的两个顶层，两个顶层的一部分形成在半导体装置的栅极区正下方，可增加装置的驱动电流和减少装置的夹止电压而无需在栅极区下方形成阱。相较于传统工艺步骤，本发明的实施例可形成具有高驱动电流和低夹止电压的半导体装置，例如结型场效应晶体管，而无需在整体工艺中使用多余的遮罩来形成装置的额外电路。
以上概述数个实施例为范例，以便在本发明所属技术领域中相关技术人员可以更理解本发明的观点。在本发明所属技术领域中相关技术人员应该理解，他们能以本发明为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中相关技术人员也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围的前提下，做各式各样的改变、取代和替换。

Claims (18)

1.一种半导体装置，其特征在于，包括：
一半导体基底，具有一第一导电类型；
一第一阱和一第二阱，设置在该半导体基底内，其中该第一阱和该第二阱具有与该第一导电类型相反的一第二导电类型；
一第一顶层，设置在该半导体基底内，其中该第一顶层从该第一阱延伸至该第二阱，且该第一顶层具有该第一导电类型；以及
一第二顶层，设置在该半导体基底内和该第一顶层上，其中该第二顶层从该第一阱延伸至该第二阱，且该第二顶层具有该第二导电类型，
一源极区，设置在该第一阱内，具有该第二导电类型；
一掺杂区，设置在该第一阱和该第二阱之间，具有该第一导电类型；以及
一漏极区，设置在该第二阱内，具有该第二导电类型，
其中该第一顶层和该第二顶层设置在该源极区和该漏极区之间。
2.如权利要求1所述的半导体装置，其特征在于，该第一阱与该第二阱隔开一距离，且该第一阱和该第二阱之间的该距离大于0μm且不超过15μm。
3.如权利要求1所述的半导体装置，其特征在于，该第一顶层的一第一侧和该第二顶层的一第一侧设置在该第一阱内，且该第一顶层与该第一侧相反的一第二侧和该第二顶层与该第一侧相反的一第二侧设置在该第二阱内。
4.如权利要求1所述的半导体装置，其特征在于，更包括：
一第三阱，设置在该第二阱内且具有该第二导电类型，其中该漏极区设置在该第三阱内。
5.如权利要求1所述的半导体装置，其特征在于，更包括：
一源极接触，设置在该源极区上；
一栅极接触，设置在该掺杂区上；以及
一漏极接触，设置在该漏极区上，其中该源极接触、该栅极接触和该漏极接触由金属制成。
6.如权利要求5所述的半导体装置，其特征在于，对该栅极接触施加一电压，形成在该第一顶层下方且连接该源极接触和该漏极接触的一第一通道，以及形成穿过该第二顶层且连接该源极接触和该漏极接触的一第二通道。
7.如权利要求1所述的半导体装置，其特征在于，该第一顶层的一第一部分和该第二顶层的一第一部分设置在该掺杂区的正下方。
8.如权利要求7所述的半导体装置，其特征在于，该第二顶层和该掺杂区通过该半导体基底的一部分隔开。
9.如权利要求7所述的半导体装置，其特征在于，更包括：
一第一隔离结构，设置在该源极区和该掺杂区之间；以及
一第二隔离结构，设置在该掺杂区和该漏极区之间。
10.如权利要求9所述的半导体装置，其特征在于，该第一顶层的一第二部分和该第二顶层的一第二部分设置在该第一隔离结构的正下方，且该第一顶层的一第三部分和该第二顶层的一第三部分设置在该第二隔离结构的正下方。
11.如权利要求9所述的半导体装置，其特征在于，该第二顶层和该第一隔离结构通过该第一阱的一部分隔开，且该第二顶层和该第二隔离结构通过该第二阱的一部分隔开。
12.一种半导体装置的制造方法，其特征在于，包括：
提供一半导体基底，具有一第一导电类型；
在该半导体基底内形成一第一阱和一第二阱，其中该第一阱和该第二阱具有与该第一导电类型相反的一第二导电类型；
在该半导体基底内形成一第一顶层，其中该第一顶层从该第一阱延伸至该第二阱，且该第一顶层具有该第一导电类型；以及
在该半导体基底内和该第一顶层上形成一第二顶层，其中该第二顶层从该第一阱延伸至该第二阱且该第二顶层具有该第二导电类型，
在该第一阱内形成一第一源极区，具有该第二导电类型；
在该第一阱和该第二阱之间形成一掺杂区，具有该第一导电类型；以及
在该第二阱内形成一漏极区，具有该第二导电类型，
其中该第一顶层和该第二顶层形成在该源极区和该漏极区之间。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，形成该第一阱和该第二阱隔开一距离，且该第一阱和该第二阱之间的该距离在0至15μm的范围内。
14.如权利要求12所述的半导体装置的制造方法，其特征在于，通过在该第一阱、该第二阱以及该第一阱和该第二阱之间的该半导体基底的一部分内实施一第一离子注入工艺和一第二离子注入工艺，以分别形成该第一顶层和该第二顶层。
15.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括：
在该第二阱内形成一第三阱，其中该第三阱具有该第二导电类型，且该漏极区形成在该第三阱内。
16.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括：
在该源极区上形成一源极接触；
在该掺杂区上形成一栅极接触；以及
在该漏极区上形成一漏极接触。
17.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括：
在该源极区和该掺杂区之间形成一第一隔离结构；以及
在该掺杂区和该漏极区之间形成一第二隔离结构。
18.如权利要求17所述的半导体装置的制造方法，其特征在于，该第二顶层形成在该第一隔离结构、该掺杂区和该第二隔离结构下方，该第二顶层和该第一隔离结构通过该第一阱的一部分隔开，且该第二顶层和该第二隔离结构通过该第二阱的一部分隔开。
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Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101339945A (zh) * 2007-07-03 2009-01-07 台湾积体电路制造股份有限公司 半导体装置
CN101515597A (zh) * 2008-02-18 2009-08-26 三洋电机株式会社 半导体装置
CN105226058A (zh) * 2014-06-30 2016-01-06 万国半导体股份有限公司 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管

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