CN108091681B - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

本发明的一实施方式的半导体器件具有：半导体衬底，其具有第一面；绝缘隔离构造，其配置在第一面侧、且具有第一深度；以及栅极电极。半导体衬底具有与第一面相接而配置的源极区域以及漏极区域、与第一面相接而配置且具有第二深度的相反导电型区域、以包围源极区域的方式与第一面相接而配置的体区域、以及以包围漏极区域及相反导电型区域并且在与源极区域之间夹持体区域的方式与所述第一面相接而配置的漂移区域。源极区域、漂移区域及漏极区域是第一导电型，体区域及相反导电型区域是与第一导电型相反的导电型即第二导电型，绝缘隔离构造配置在漏极区域与相反导电型区域之间。第一深度比第二深度深。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造方法。
背景技术
作为LDMOS(Laterally Double-diffused Metal Oxide Semiconductor：横向双扩散金属氧化物半导体)晶体管的构造已知有日本特开2009-130021号公报记载的构造。
专利文献1所记载的LDMOS晶体管具有衬底、n-活性层、n-漂移层、p-体扩散层、n+漏极区域、n+源极区域、p+扩散层、栅极氧化层、栅极多晶硅电极和LOCOS(硅局部氧化隔离)氧化膜。
衬底具有第一面和第二面。n-漂移层及p-体扩散层配置在n-活性层上。p-体扩散层被n+源极区域和n-漂移区域夹持。n+漏极区域在n-漂移区域中与第一面相接地配置。n+源极区域在p-体区域中与第一面相接地配置。p+扩散层在n-漂移区域中与第一面相接地配置。
LOCOS氧化膜配置在p+扩散层与n+漏极区域之间。p+扩散层以朝向第二面侧到达比LOCOS氧化膜更深的位置的方式形成。栅极氧化层配置在位于p+扩散层与n+源极区域之间的第一面上。栅极多晶硅电极配置在栅极氧化层上。
作为其他LDMOSFET的构造，已知有日本特开2011-181709号公报、日本特开2014-107302号公报、日本特开2015-023208号公报所记载的构造。
发明内容
在专利文献1所记载的LDMOS晶体管处于导通状态时，电流从n+漏极区域流向n+源极区域。该电流在LOCOS氧化膜的正下方通过。如上所述，由于p+扩散层以到达比LOCOS氧化膜更深的位置的方式形成，所以p+扩散层位于该电流的路径上。
其结果为，该电流的流动被p+扩散层阻碍，电流量减少。其他课题和新的技术特征根据本说明书的记载以及附图而变明确。
一实施方式的半导体器件具有：半导体衬底，其具有第一面；栅极电极；以及绝缘隔离构造。半导体衬底具有漂移区域、源极区域、漏极区域、体区域和相反导电型区域。漂移区域、源极区域及漏极区域是第一导电型。体区域及相反导电型区域是第二导电型。第二导电型是与第一导电型相反的导电型。
源极区域与第一面相接地配置。漏极区域与第一面相接地配置。相反导电型区域与第一面相接地配置。体区域以包围源极区域的方式与第一面相接地配置。漂移区域以包围漏极区域及相反导电型区域且在该漂移区域与源极区域之间夹持体区域的方式与第一面相接地配置。
绝缘隔离构造由绝缘体构成。绝缘隔离构造在第一面侧配置在漏极区域与相反导电型区域之间。绝缘隔离构造具有第一深度。相反导电型区域具有第二深度。第一深度比第二深度更深。栅极电极与体区域的被源极区域和漂移区域夹持的部分绝缘且相对。
本发明的上述的以及另外的目的、特征、方面以及优点根据与附图相关联地理解的下述的本发明的详细说明来明确。
附图说明
图1是表示第一实施方式的半导体器件的整体构造的示意图。
图2是第一实施方式的半导体器件的剖视图。
图3是第一实施方式的半导体器件的俯视图。
图4是第一实施方式的第一变形例的半导体器件的俯视图。
图5是第一实施方式的第二变形例的半导体器件的俯视图。
图6是表示第一实施方式的半导体器件的制造方法的工序图。
图7是第一注入工序的第一实施方式的半导体器件的剖视图。
图8是第二注入工序的第一实施方式的半导体器件的剖视图。
图9是绝缘隔离构造形成工序的第一实施方式的半导体器件的剖视图。
图10是栅极绝缘膜形成工序的第一实施方式的半导体器件的剖视图。
图11是栅极电极形成工序的第一实施方式的半导体器件的剖视图。
图12是第三注入工序的第一实施方式的半导体器件的剖视图。
图13是侧壁形成工序的第一实施方式的半导体器件的剖视图。
图14是第四注入工序的第一实施方式的半导体器件的剖视图。
图15是层间绝缘膜形成工序的第一实施方式的半导体器件的剖视图。
图16是接触插塞形成工序的第一实施方式的半导体器件的剖视图。
图17是表示栅极电流与第二深度相对于第一深度的比率之间的关系的曲线图。
图18是第二实施方式的半导体器件的剖视图。
图19是表示第二实施方式的半导体器件的制造方法的工序图。
图20是栅极电极形成工序的第二实施方式的半导体器件的剖视图。
图21是第二注入工序的第二实施方式的半导体器件的剖视图。
图22是比较例的半导体器件的剖视图。
具体实施方式
下面，参照附图说明实施方式。此外，在下面的附图中，对相同或者相当的部分标准同一附图标记，并不反复说明。
(第一实施方式)
下面第二深度相对于第一深度的比率，对第一实施方式的半导体器件的结构进行说明。如图1所示，第一实施方式的半导体器件例如具有驱动电路DRC、预驱动电路PDC、模拟电路ALC、电源电路PWC、逻辑电路LGC和输入输出电路IOC。第一实施方式的半导体器件例如为混载有双极晶体管、CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)晶体管和LDMOS晶体管的半导体器件。
如图2所示，第一实施方式的半导体器件例如在输入输出电路IOC中具有LDMOS晶体管。更具体地说，第一实施方式的半导体器件在输入输出电路IOC中具有半导体衬底SUB、绝缘隔离构造ISO、栅极绝缘膜GO、栅极电极GE、层间绝缘膜ILD、接触插塞CP和布线WL。
半导体衬底SUB例如由硅(Si)的单晶形成。但是，构成半导体衬底SUB的材料不限于此。半导体衬底SUB例如能够使用氮化镓(GaN)等宽带隙(Wide band gap)半导体材料。半导体衬底SUB具有第一面FS和第二面SS。第一面FS具有槽TR。槽TR朝向第二面SS侧延伸。第二面SS是第一面FS的相反面。
半导体衬底SUB具有源极区域SR、漏极区域DRA和相反导电型区域RCR。源极区域SR在半导体衬底SUB中设置为与第一面FS相接。源极区域SR可以具有第一部分SR1和第二部分SR2。第一部分SR1与第二部分SR2相邻，并且配置在后述的侧壁间隔件SWS之下。第一部分SR1是LDD(Lightly Doped Drain：轻掺杂漏极)构造。漏极区域DRA在半导体衬底SUB中设置为与第一面FS相接。相反导电型区域RCR在半导体衬底SUB中设置为与第一面FS相接。
半导体衬底还可以具有体基础区域BCR。体接触区域BCR在半导体衬底SUB中与第一面FS相接地配置。
半导体衬底SUB还具有漂移区域DRI和体区域BR。漂移区域DRI配置为包围漏极区域DRA及相反导电型区域RCR。漂移区域DRI与第一面FS相接地配置。
体区域BR形成为包围源极区域SR及体接触区域BCR。体区域BR与第一面FS相接地配置。体区域BR具有配置为被漂移区域DRI和源极区域SR夹持的部分。体区域BR的被漂移区域DRI和源极区域SR夹持的部分成为沟道区域。
体区域BR可以具有第一部分BR1和第二部分BR2。第二部分BR2以包围源极区域SR和体接触区域BCR的方式配置。第二部分BR2与第一面FS相接地配置。第一部分BR1以包围第二部分BR2的方式配置。
源极区域SR、漂移区域DRI及漏极区域DRA为第一导电型。体区域BR、相反导电型区域RCR及体接触区域BCR为第二导电型。第二导电型是与第一导电型相反的导电型。在例如第一导电型为p型的情况下，第二导电型为n型。在例如第一导电型例如为n型的情况下，第二导电型为p型。
优选源极区域SR的杂质浓度及漏极区域DRA的杂质浓度比漂移区域DRI的杂质浓度更高。相反导电型区域RCR的杂质浓度比漂移区域DRI的杂质浓度更高。优选相反导电型区域RCR的杂质浓度为漂移区域DRI的杂质浓度的10倍以上。此外，优选第二部分SR2的杂质浓度比第一部分SR1的杂质浓度更高。
绝缘隔离构造ISO配置在半导体衬底SUB的第一面FS侧。绝缘隔离构造ISO配置在漏极区域DRA与相反导电型区域RCR之间。绝缘隔离构造ISO优选由槽TR和绝缘体IS构成。从另一观点来说，优选绝缘隔离构造ISO是STI(Shallow Trench Isolation：浅沟槽绝缘)。但是，绝缘隔离构造ISO不限于STI。例如，绝缘隔离构造ISO也可以是LOCOS。
槽TR配置在漏极区域DRA与相反导电型区域RCR之间。绝缘体IS填充在槽TR内。绝缘体IS例如使用二氧化硅(SiO2)。
绝缘隔离构造ISO具有第一深度D1。从另一观点来说，槽TR具有第一深度D1。相反导电型区域RCR具有第二深度D2。第一深度D1及第二深度D2是从第一面FS朝向第二面SS的方向上的深度。第一深度D1比第二深度D2更深。更优选第二深度D2为第一深度D1的0.3倍以上0.7倍以下。
栅极绝缘膜GO设置在第一面FS上。栅极绝缘膜GO配置在体区域BR的被源极区域SR和漂移区域DRI夹持的部分(即，沟道区域)上。栅极绝缘膜GO例如使用SiO2。
栅极电极GE形成在栅极绝缘膜GO上。栅极电极GE也可以延伸到绝缘隔离构造ISO上。栅极电极GE与体区域BR的被源极区域SR和漂移区域DRI夹持的部分(即，沟道区域)绝缘且相对。通过栅极绝缘膜GO使栅极电极GE与体区域BR的被源极区域SR和漂移区域夹持的部分绝缘。栅极电极GE例如使用掺杂有杂质的多晶硅。可以在栅极电极GE的两端设置侧壁间隔件SWS。侧壁间隔件SWS例如使用SiO2。
层间绝缘膜ILD配置在第一面FS上。层间绝缘膜ILD例如使用SiO2。层间绝缘膜ILD具有接触孔CH。接触孔CH朝向第一面FS贯穿层间绝缘膜ILD。接触孔CH配置在源极区域SR、漏极区域DRA及体接触区域BCR上。即，源极区域SR、漏极区域DRA及体接触区域BCR经由接触孔CH从层间绝缘膜ILD露出。此外，虽未图示，但是接触孔CH还配置在栅极电极GE上，栅极电极GE经由接触孔CH从层间绝缘膜ILD露出。
接触插塞CP配置在层间绝缘膜ILD中。更具体地说，接触插塞CP配置在接触孔CH中。接触插塞CP的一端与源极区域SR、漏极区域DRA及体接触区域BCR电连接。虽未图示，但接触插塞CP的一端与栅极电极GE电连接。接触插塞CP例如使用钨(W)。
布线WL配置在层间绝缘膜ILD上。布线WL与接触插塞CP的另一端电连接。其结果为，布线WL与源极区域SR、漏极区域DRA、体接触区域BCR及栅极电极GE电连接。
如图3(在图3中为了简化，未图示栅极绝缘膜GO、层间绝缘膜ILD、接触插塞CP及布线WL)所示，俯视时(从与第一面FS垂直的方向观察)，漏极区域DRA被绝缘隔离构造ISO包围。俯视时，相反导电型区域RCR以包围绝缘隔离构造ISO的方式配置。
俯视时，漂移区域DRI以包围漏极区域DRA、绝缘隔离构造ISO及相反导电型区域RCR的方式配置。俯视时，体区域BR以包围漂移区域DRI的方式。俯视时，源极区域SR及体接触区域BCR以在体区域BR内包围漏极区域DRA、绝缘隔离构造ISO及相反导电型区域RCR的方式配置。
俯视时，栅极电极GE以与绝缘隔离构造ISO、相反导电型区域RCR及体区域BR重合的方式配置。俯视时，栅极电极GE配置在源极区域SR及体接触区域BCR的内侧。
如图4(在图4中为了简化，未图示栅极绝缘膜GO、层间绝缘膜ILD、接触插塞CP及布线WL)所示，相反导电型区域RCR可以不配置为包围绝缘隔离构造ISO。只要俯视时相反导电型区域RCR沿着沟道宽度方向(在图4中用箭头表示)配置即可。即，俯视时，相反导电型区域RCR可以不沿着与沟道宽度方向正交的方向设置。
如图5(在图5中为了简化，未图示栅极绝缘膜GO、层间绝缘膜ILD、接触插塞CP及布线WL)所示，俯视时，相反导电型区域RCR可以以到达体区域BR的方式沿着沟道的延伸方向延伸。由此，相反导电型区域RCR与源极区域SR及体接触区域BCR的电位相同。
下面，说明第一实施方式的半导体器件的制造方法。
如图6所示，第一实施方式的半导体器件的制造方法具有前端工序S1和后端工序S2。
前端工序S1包括第一注入工序S11、第二注入工序S12、绝缘隔离构造形成工序S13、栅极绝缘膜形成工序S14、栅极电极形成工序S15、第三注入工序S16、侧壁间隔件形成工序S17和第四注入工序S18。
后端工序S2包括层间绝缘膜形成工序S21、接触插塞形成工序S22和布线形成工序S23。
如图7所示，在第一注入工序S11中，形成有体区域BR及漂移区域DRI。更具体地说，在第一注入工序S11中，通过从半导体衬底SUB的具有第二导电型的第一面侧向要成为漂移区域DRI的位置及要成为第二部分BR2的位置进行离子注入，而形成漂移区域DRI及第二部分BR2。此外，没有通过离子注入而成为漂移区域DRI及第二部分BR2的部分成为第一部分BR1。
如图8所示，在第二注入工序S12中，形成相反导电型区域RCR。例如通过进行以光致抗蚀膜作为掩膜的离子注入来形成相反导电型区域RCR。
如图9所示，在绝缘隔离构造形成工序S13中，形成绝缘隔离构造ISO。绝缘隔离构造形成工序S13例如包括槽形成工序S131和绝缘体填充工序S132。在槽形成工序S131中，在半导体衬底SUB的第一面FS形成槽TR。例如通过RIE(Reactive Ion Etching：反应离子蚀刻)等异向蚀刻来形成槽TR。
绝缘体填充工序S132在槽形成工序S131之后进行。在绝缘体填充工序S132中，向槽TR内填充绝缘体IS。例如通过CVD(Chemical Vapor Deposition：化学气相沉积)向槽TR内填充绝缘体IS。在向槽TR填充绝缘体IS时，通过CMP(Chemical Mechanical Polishing：化学机械研磨)等除去从槽TR溢出的绝缘体IS。
如图10所示，在栅极绝缘膜形成工序S14中，形成栅极绝缘膜GO。例如通过将半导体衬底SUB的第一面FS热氧化来形成栅极绝缘膜GO。
如图11所示，在栅极电极形成工序S15中，形成栅极电极GE。栅极电极形成工序S15例如包括成膜工序S151和图案形成工序S152。在成膜工序S151中，将多晶硅等构成栅极电极GE的材料在栅极绝缘膜GO上成膜。该成膜例如通过CVD进行。
在成膜工序S151后进行图案形成工序S152。在图案形成工序S152中，对在栅极绝缘膜GO上成膜的构成栅极电极GE的材料进行图案形成。例如通过光刻法进行该图案形成。
如图12所示，在第三注入工序S16中，形成第一部分SR1。通过离子注入形成第一部分SR1。以栅极电极GE及绝缘隔离构造ISO作为掩膜进行该离子注入。
如图13所示，在侧壁间隔件形成工序S17中，形成侧壁间隔件SWS。侧壁间隔件形成工序S17例如包括成膜工序S171和蚀刻工序S172。在成膜工序S171中，将构成侧壁间隔件SWS的材料在栅极绝缘膜GO上成膜。
在成膜工序S171后进行蚀刻工序S172。在蚀刻工序S172中，对在栅极绝缘膜GO上成膜的侧壁间隔件SWS进行蚀刻。由此，侧壁间隔件SWS形成在栅极电极GE的两端。
如图14所示，在第四注入工序S18中，形成源极区域SR、漏极区域DRA及体接触区域BCR。通过离子注入形成源极区域SR、漏极区域DRA及体接触区域BCR。该离子注入是以栅极电极GE、侧壁间隔件SWS、光致抗蚀膜及绝缘隔离构造ISO作为掩膜进行的。以上，第一实施方式的半导体器件的制造方法结束。
在上述内容中，相反导电型区域RCR是在形成体区域BR及漂移区域DRI之后形成的，但相反导电型区域RCR也可以在形成体区域BR及漂移区域DRI之前形成。在上述内容中，相反导电型区域RCR是在形成绝缘隔离构造ISO之前形成的，但是相反导电型区域RCR也可以在形成绝缘隔离构造ISO之后形成。
如图15所示，在层间绝缘膜形成工序S21中，形成层间绝缘膜ILD。在层间绝缘膜形成工序S21中，首先进行层间绝缘膜ILD的成膜。例如通过CVD进行层间绝缘膜ILD的成膜。接着，在层间绝缘膜形成工序S21中，形成接触孔CH。例如通过RIE等异向蚀刻形成接触孔CH。
如图16所示，在接触插塞形成工序S22中，形成接触插塞CP。接触插塞CP例如是通过利用CVD将构成接触插塞CP的材料填充在接触孔CH内而形成的。
在布线形成工序S23中，形成布线WL。在布线形成工序S23中，首先在层间绝缘膜ILD上将构成布线WL的材料成膜。接着，在布线形成工序S23中，对在层间绝缘膜ILD上成膜的构成布线WL的材料进行图案形成。例如通过光刻法进行该图案形成。以上，形成图2所示的第一实施方式的半导体器件的构造。
下面，说明第一实施方式的半导体器件的效果。
如上所述，相反导电型区域RCR和漂移区域DRI的导电型相反，因此通过相反导电型区域RCR与漂移区域DRI的pn结而形成耗尽层。通过该耗尽层缓和了半导体衬底SUB中的位于栅极绝缘膜GO正下方的部分的电场。因此，在第一导电型为p型(第二导电型为n型)的情况下，所产生的热载流子很难朝向栅极绝缘膜GO加速。
另外，在第一导电型为p型(第二导电型为n型)的情况下，所产生的热载流子通过存在于相反导电型区域RCR内的载流子发生库仑散射。因此，所产生的热载流子难以到达栅极绝缘膜GO。像这样，根据第一实施方式的半导体器件，能够抑制因热载流子注入而使栅极绝缘膜GO劣化的情况，提高半导体器件的可靠性。
在第一实施方式的半导体器件中，在漏极区域DRA与源极区域SR之间流动的电流从绝缘隔离构造ISO的正下方通过，流向源极区域SR。但是，在第一实施方式的半导体器件中，第一深度D1比第二深度D2深。因此，相反导电型区域RCR不易成为该电流的阻碍。因此，根据第一实施方式的半导体器件，能够提高半导体器件的可靠性，并且能够抑制电流量下降。
如图17所示，随着第二深度D2变大，栅极电流减少(即，热载流子注入减少)。但是，若第二深度D2达到第一深度D1的0.7倍，则即使第二深度D2变大，栅极电流也很难进一步减少(即，热载流子注入很难进一步减少)。另外，若第二深度D2超过第一深度D1的0.7倍，则因相反导电型区域RCR与漂移区域DRI的pn结而形成的耗尽层会向第二面SS侧深深地延伸，由此可能使导通阻抗上升。在第一实施方式的半导体器件中，在第二深度D2为第一深度D1的0.3倍以上0.7倍以下的情况下，能够抑制导通阻抗，并且能够进一步提高半导体器件的可靠性。
相反导电型区域RCR的杂质浓度越是大于漂移区域DRI的杂质浓度，耗尽层越是朝向漂移区域DRI延伸得更多。另外，相反导电型区域RCR的杂质浓度越是大于漂移区域DRI的杂质浓度，相反导电型区域RCR中越容易发生库仑散射。因此，在第一实施方式的半导体器件中，在相反导电型区域RCR的杂质浓度为漂移区域DRI的杂质浓度的10倍以上的情况下，能够进一步提高半导体器件的可靠性。
如上所述，相反导电型区域RCR内的载流子在热载流子之间发生库仑散射。由此，担心相反导电型区域RCR内的载流子散失，因库仑散射产生的抑制热载流子注入的效果减弱。在第一实施方式的半导体器件中，在相反导电型区域RCR与源极区域SR及体接触区域BCR电连接的情况下，相反导电型区域RCR与源极区域SR及体接触区域BCR的电位相同，因此散失的载流子补充到相反导电型区域中。因此，在该情况下，能够维持由库仑散射产生的抑制热载流子注入的效果，进一步提高半导体器件的可靠性。
(第二实施方式)
下面，说明第二实施方式的半导体器件的结构。此外，下面，主要说明与第一实施方式的半导体器件的不同点，不反复进行重复说明。
如图18所示，第二实施方式的半导体器件具有半导体衬底SUB、绝缘隔离构造ISO、栅极绝缘膜GO、栅极电极GE、层间绝缘膜ILD、接触插塞CP和布线WL。
半导体衬底SUB具有源极区域SR、漏极区域DRA和相反导电型区域RCR。半导体衬底SUB还可以具有体接触区域BCR。半导体衬底SUB具有第一面FS和第二面SS。在这些方面，第二实施方式的半导体器件与第一实施方式的半导体器件相同。
在第二实施方式的半导体器件中，栅极电极GE具有第一部分GE1和第二部分GE2。在第二实施方式的半导体器件中，绝缘隔离构造ISO是STI。在这些方面，第二实施方式的半导体器件与第一实施方式的半导体器件不同。
第一部分GE1以通过栅极绝缘膜GO而与体区域BR的被源极区域SR和漂移区域DRI夹持的部分绝缘且相对。第二部分GE2配置在绝缘隔离构造ISO上。第一部分GE1和第二部分GE2相分离地配置。即，在第一部分GE1与绝缘隔离构造ISO的源极区域SR侧的端部之间设置有间隔。相反导电型区域RCR位于第一部分GE1与第二部分GE2之间。
在第二实施方式的半导体器件中，绝缘隔离构造ISO是STI。从另一观点来说，绝缘隔离构造ISO具有槽TR和绝缘体IS。槽TR形成于第一面FS。槽TR向第二面SS延伸。在槽TR的侧壁具有锥角θ。锥角θ为槽TR的侧壁与底面所成的角度。优选锥角θ为75°以上90°以下。在槽TR中填充有绝缘体IS。
下面，说明第二实施方式的半导体器件的制造方法。此外，下面，主要说明与第一实施方式的半导体器件的制造方法的不同点，不反复进行重复说明。
如图19所示，第二实施方式的半导体器件的制造方法包括前端工序S1和后端工序S2。在第二实施方式的半导体制造方法中，前端工序S1包括第一注入工序S11、第二注入工序S12、绝缘隔离构造形成工序S13、栅极绝缘膜形成工序S14、栅极电极形成工序S15、第三注入工序S16、侧壁间隔件形成工序S17和第四注入工序S18。
在第二实施方式的半导体器件的制造方法中，后端工序S2包括层间绝缘膜形成工序S21、接触插塞形成工序S22和布线形成工序S23。在这些方面，第二实施方式的半导体器件的制造方法与第一实施方式的半导体器件的制造方法相同。
在第二实施方式的半导体器件的制造方法中，如图20所示，在栅极电极形成工序S15中，栅极电极GE形成为具有第一部分GE1及第二部分GE2。在第二实施方式的半导体器件的制造方法中，第二注入工序S12在绝缘隔离构造形成工序S13、栅极绝缘膜形成工序S14及栅极电极形成工序S15之后进行。在这些方面，第二实施方式的半导体器件的制造方法与第一实施方式的半导体器件的制造方法不同。
如图21所示，在第二注入工序S12中，形成相反导电型区域RCR。相反导电型区域RCR通过离子注入形成。该离子注入以第一部分GE1、绝缘隔离构造ISO及光致抗蚀膜作为掩膜进行。即，相反导电型区域RCR通过自对准形成。
此外，在第二实施方式的半导体器件的制造方法中，第二注入工序S12可以在侧壁间隔件形成工序S17之后进行，也可以在侧壁间隔件形成工序S17之前进行。
另外，在第二实施方式的半导体器件的制造方法中，第二注入工序S12可以与第三注入工序S16同时进行，也可以分开进行。而且，在第二实施方式的半导体器件的制造方法中，第二注入工序S12可以与第四注入工序S18同时进行，也可以在第四注入工序S18之前进行，还可以在第四注入工序S18之后进行。第二注入工序S12可以与第三注入工序S16及第四注入工序S18这两个工序同时进行。
下面，通过与比较例进行对比，来说明第二实施方式的半导体器件的效果。
如图22所示，比较例的半导体器件具有半导体衬底SUB、绝缘隔离构造ISO、栅极绝缘膜GO、栅极电极GE、层间绝缘膜ILD、接触插塞CP和布线WL。半导体衬底SUB具有源极区域SR、漏极区域DRA、相反导电型区域RCR和体接触区域BCR。半导体衬底SUB具有第一面FS和第二面SS。在比较例的半导体器件中，绝缘隔离构造ISO是LOCOS。在比较例的半导体器件中，栅极电极GE具有第一部分GE1和第二部分GE2。即，比较例的半导体器件除了绝缘隔离构造ISO为LOCOS这一点外，具有与第二实施方式的半导体器件相同的构造。
LOCOS在端部不可避免地形成鸟嘴效应(Bird’s Beak)。已知鸟嘴效应中的LOCOS的形状偏差大。从另一观点来说明这一情况，在比较例的半导体器件中，绝缘隔离构造ISO的端部的厚度比绝缘隔离构造ISO的中央部的厚度薄，另外绝缘隔离构造的端部的厚度偏差大。
因此，在比较例的半导体器件中，在以第一部分GE1及绝缘隔离构造ISO作为掩膜通过离子注入形成相反导电型区域RCR的情况下，由于绝缘隔离构造ISO的端部的厚度小及偏差大，导致所注入的离子有到达或者不到达半导体衬底SUB的情况。其结果为，相反导电型区域RCR的形状产生偏差。若相反导电型区域RCR的形状存在偏差，则半导体器件的可靠性产生偏差。
另一方面，在第二实施方式的半导体器件中，通过STI形成绝缘隔离构造ISO。在通过STI形成绝缘隔离构造ISO的情况下，端部的厚度不易变小，端部的厚度偏差也小。因此，根据第二实施方式的半导体器件，能够通过自对准精度良好地形成相反导电型区域RCR，由此能够抑制半导体器件的可靠性偏差。
在第二实施方式的半导体器件中，在锥角θ为75°以上90°以下的情况下，能够进一步抑制相反导电型区域RCR的形状偏差，进一步抑制半导体器件的可靠性偏差。
对本发明的实施方式进行了说明，但是应该认为本次公开的实施方式在所有方面均为例示而不是制限性的。本发明的保护范围由权利要求书限定，包括与权利要求书等同的意思以及在权利要求书范围内的所有变更。

Claims (8)

1.一种半导体器件，其特征在于，
具有：
半导体衬底，其具有第一面；
绝缘隔离构造，其配置在所述第一面侧，且由具有第一深度的绝缘体构成；以及
栅极电极，
所述半导体衬底具有：源极区域，其与所述第一面相接地配置；漏极区域，其与所述第一面相接地配置；相反导电型区域，其与所述第一面相接地配置、且具有第二深度；体区域，其以包围所述源极区域的方式与所述第一面相接地配置；以及漂移区域，其以包围所述漏极区域及所述相反导电型区域、且在该漂移区域与所述源极区域之间夹持所述体区域的方式与所述第一面相接地配置，
所述源极区域、所述漂移区域及所述漏极区域是第一导电型，
所述体区域及所述相反导电型区域是与所述第一导电型相反的导电型即第二导电型，
所述相反导电型区域以在俯视时与所述栅极电极重合的方式配置在所述源极区域以及所述漏极区域之间，并且所述相反导电型区域与所述源极区域电连接，
所述绝缘隔离构造配置在所述漏极区域与所述相反导电型区域之间，
所述栅极电极与所述体区域的被所述源极区域和所述漂移区域夹持的部分绝缘且相对，
所述第一深度比所述第二深度深。
2.如权利要求1所述的半导体器件，其特征在于，
所述第二深度为所述第一深度的0.3倍以上0.7倍以下。
3.如权利要求1所述的半导体器件，其特征在于，
所述相反导电型区域的杂质浓度为所述漂移区域的杂质浓度的10倍以上。
4.一种半导体器件，其特征在于，
具有：
半导体衬底，其具有第一面和作为所述第一面的相反面的第二面；
绝缘隔离构造，其配置在所述第一面侧，由绝缘体构成；以及
栅极电极，
所述半导体衬底具有：源极区域，其与所述第一面相接地配置；漏极区域，其与所述第一面相接地配置；相反导电型区域，其与所述第一面相接地配置；体区域，其以包围所述源极区域的方式与所述第一面相接地配置；以及漂移区域，其以包围所述漏极区域及所述相反导电型区域、且在该漂移区域与所述源极区域之间夹持所述体区域的方式与所述第一面相接地配置，
所述源极区域、所述漂移区域及所述漏极区域为第一导电型，
所述体区域及所述相反导电型区域为与所述第一导电型相反的导电型即第二导电型，
所述相反导电型区域以在俯视时与所述栅极电极重合的方式配置在所述源极区域以及所述漏极区域之间，并且所述相反导电型区域与所述源极区域电连接，
所述半导体衬底具有配置在所述漏极区域与所述相反导电型区域之间且从所述第一面向所述第二面延伸的槽，
所述栅极电极与所述体区域的被所述源极区域和所述漂移区域夹持的部分绝缘且相对，
所述绝缘隔离构造由所述槽、和填充于所述槽中的所述绝缘体构成。
5.如权利要求4所述的半导体器件，其特征在于，
所述槽的侧壁与所述第一面所成的角度即锥角为75°以上90°以下。
6.如权利要求4所述的半导体器件，其特征在于，
所述绝缘隔离构造具有第一深度，
所述相反导电型区域具有第二深度，
所述第一深度比所述第二深度深。
7.如权利要求6所述的半导体器件，其特征在于，
所述第二深度是所述第一深度的0.3倍以上0.7倍以下。
8.如权利要求4所述的半导体器件，其特征在于，
所述相反导电型区域中的杂质浓度为所述漂移区域中的杂质浓度的10倍以上。
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