JP2010199424A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】横方向の寸法の増大を抑制しつつ、横型二重拡散電界効果トランジスタのソースとドレインとの間の電界を緩和する。
【解決手段】N型ドリフト層17には、埋込絶縁層14下に配置されたP−ダンパ層19を形成するとともに、P−ダンパ層19を取り囲むように配置されたN−ダンパ層18を形成し、N−ダンパ層18およびP−ダンパ層19にて埋込絶縁層14下が空乏化されるように不純物濃度を設定する。
【選択図】 図1
【解決手段】N型ドリフト層17には、埋込絶縁層14下に配置されたP−ダンパ層19を形成するとともに、P−ダンパ層19を取り囲むように配置されたN−ダンパ層18を形成し、N−ダンパ層18およびP−ダンパ層19にて埋込絶縁層14下が空乏化されるように不純物濃度を設定する。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を実現する方法に適用して好適なものである。
従来の半導体装置では、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を図る方法として、ドレイン側にドリフト層と呼ばれる高抵抗層を配置し、このドリフト層の長さを大きくすることで、ソースとドレインとの間の電界を緩和する方法がある。
また、例えば、特許文献1には、半導体装置の表層部に、P−ボディ領域およびN−ドリフト領域を形成し、P−ボディ領域中には、N+ソース領域を形成し、N−ドリフト領域中には、N+ドレイン領域を形成し、P−ボディ領域とN−ドリフト領域との間に、N−中間領域およびP−第2ボディ領域を配置することにより、オン抵抗の増加を抑制しつつ、簡素な製造プロセスでスナップバック特性を改善する方法が開示されている。
しかしながら、ソースとドレインとの間の電界を緩和するためには、ドレイン側に配置されたドリフト層の長さを大きくする必要がある。このため、横型二重拡散電界効果トランジスタの横方向の寸法が増大し、チップ面積の増大を招くという問題があった。
また、特許文献1に開示された方法では、フィールド酸化膜の横にP−第2ボディ領域が配置されている。このため、P−第2ボディ領域をゲート電極下に配置するためのスペースを確保する必要があり、横方向の寸法が増大することから、チップ面積の増大を招くという問題があった。
本発明の目的は、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能な半導体装置および半導体装置の製造方法を提供することである。
本発明の一態様によれば、第一導電型半導体層と、前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置を提供する。
本発明の一態様によれば、第一導電型半導体層に埋込絶縁層を形成する工程と、前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能となる。
以下、本発明の実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
(第1実施形態)
図1(a)は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、第一導電型としてN型、第二導電型としてP型を適用した場合を例にとって説明する。また、第二導電型ボディ層としてPウェル15を用いた場合を例にとって説明する。
図1(a)は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、第一導電型としてN型、第二導電型としてP型を適用した場合を例にとって説明する。また、第二導電型ボディ層としてPウェル15を用いた場合を例にとって説明する。
図1において、P−半導体基板11上にはN+半導体埋込層12が形成され、N+半導体埋込層12上にはN−エピタキシャル層13が形成されている。なお、P−半導体基板11の材料は、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaAlAs、GaInAsPまたはZnSeなどを用いることができる。
また、N−エピタキシャル層13には、Pウェル15とNウェル16とが互いに分離されるように形成されるとともに、N型ドリフト層17がPウェル15と分離されるようにPウェル15とNウェル16との間に形成されている。
また、N型ドリフト層17の一部には、埋込絶縁層14が埋め込まれている。なお、埋込絶縁層14としては、STI(shallow Trench Isolation)構造を用いることができる。また、埋込絶縁層14の材料は、例えば、酸化シリコンを用いることができる。
また、N型ドリフト層17にはP−ダンパ層19が形成され、P−ダンパ層19は埋込絶縁層14下に配置されている。また、N型ドリフト層17にはN−ダンパ層18が形成され、N−ダンパ層18は、P−ダンパ層19を取り囲むように配置されている。
なお、N−ダンパ層18およびP−ダンパ層19は、埋込絶縁層14下が空乏化されるように不純物濃度を設定することができる。
なお、N−ダンパ層18およびP−ダンパ層19は、埋込絶縁層14下が空乏化されるように不純物濃度を設定することができる。
そして、Pウェル15の一部から埋込絶縁層14の一部にかけてゲート絶縁膜20を介して配置されたゲート電極21がP−半導体基板11上に形成されている。
また、Pウェル15の一部には、ゲート電極21下を避けるようにして、P+ソース層22およびN+ソース層23が形成され、P+ソース層22はゲート電極21から離れた位置に配置されている。また、Nウェル16には、N+ドレイン層24が形成されている。なお、N+ソース層23はゲート電極21に対して自己整合的に形成し、N+ドレイン層24は埋込絶縁層14に対して自己整合的に形成することができる。
また、Pウェル15の一部には、ゲート電極21下を避けるようにして、P+ソース層22およびN+ソース層23が形成され、P+ソース層22はゲート電極21から離れた位置に配置されている。また、Nウェル16には、N+ドレイン層24が形成されている。なお、N+ソース層23はゲート電極21に対して自己整合的に形成し、N+ドレイン層24は埋込絶縁層14に対して自己整合的に形成することができる。
なお、N+半導体埋込層12の不純物濃度は1018〜1019イオン/cm3、N−エピタキシャル層13の不純物濃度は1015〜1016イオン/cm3、Pウェル15およびNウェル16の不純物濃度は1018イオン/cm3、N型ドリフト層17の不純物濃度は1017〜1018イオン/cm3、N−ダンパ層18およびP−ダンパ層19の不純物濃度は1015〜1016イオン/cm3、P+ソース層22、N+ソース層23およびN+ドレイン層24の不純物濃度は1020イオン/cm3に設定することができる。
また、図1(a)に示すように、N+ソース層23はP+ソース層22を水平面上で取り囲むように配置され、ゲート電極21はN+ソース層23を水平面上で取り囲むように配置されている。また、N型ドリフト層17、埋込絶縁層14、N−ダンパ層18およびP−ダンパ層19は、ゲート電極21下に一部が潜り込むようにして、ゲート電極21を水平面上で取り囲むように配置され、N+ドレイン層24は、埋込絶縁層14を水平面上で取り囲むように配置されている。
ここで、埋込絶縁層14下にP−ダンパ層19およびN−ダンパ層18を形成し、埋込絶縁層14下を空乏化させることにより、埋込絶縁層14下を高抵抗化することが可能となる。このため、N型ドリフト層17に形成される等電位線をP−ダンパ層19およびN−ダンパ層18を介して深さ方向に導くことが可能となり、この等電位線の間隔を広げることが可能となることから、N型ドリフト層17の横方向の寸法の増大を抑制しつつ、N型ドリフト層17の電界を緩和することが可能となる。
なお、図1の実施形態では、埋込絶縁層14下にP−ダンパ層19およびN−ダンパ層18を形成する方法について説明したが、P−ダンパ層19のみ形成し、N−ダンパ層18は省いてもよい。
図2は、図1の半導体装置に形成される等電位線を従来の半導体装置に形成される等電位線と比較して示す断面図である。
図2(a)において、図1のNチャンネル型横型二重拡散電界効果トランジスタを動作させる場合、P+ソース層22、N+ソース層23およびゲート電極21に比べてN+ドレイン層24に高電圧が印加される。例えば、P+ソース層22、N+ソース層23およびゲート電極21に0Vが印加され、N+ドレイン層24に10Vが印加されたものとする。
図2(a)において、図1のNチャンネル型横型二重拡散電界効果トランジスタを動作させる場合、P+ソース層22、N+ソース層23およびゲート電極21に比べてN+ドレイン層24に高電圧が印加される。例えば、P+ソース層22、N+ソース層23およびゲート電極21に0Vが印加され、N+ドレイン層24に10Vが印加されたものとする。
この場合、ゲート電極21とN+ドレイン層24との間の電位差は10Vになり、N型ドリフト層17に高電界が印加される。そして、N型ドリフト層17に高電界が印加されると、N型ドリフト層17には等電位線E1が形成される。ここで、埋込絶縁層14下は、P−ダンパ層19およびN−ダンパ層18にて高抵抗化されているため、この等電位線E1はN型ドリフト層17の深さ方向に導かれ、この等電位線の間隔が広げられることから、N型ドリフト層17の電界が緩和される。
このように、P−ダンパ層19およびN−ダンパ層18が埋込絶縁層14に形成された構造は、埋込絶縁層14の深さを大きくした構造と同様の作用を示すことができる。このため、埋込絶縁層14下にP−ダンパ層19およびN−ダンパ層18を形成することにより、埋込絶縁層14の深さの増大を抑えつつ、N型ドリフト層17の電界が緩和させることができる。
一方、図2(b)において、P−ダンパ層19およびN−ダンパ層18が埋込絶縁層14下にない場合、埋込絶縁層14下の抵抗が小さいため、N型ドリフト層17下に形成された等電位線E2が埋込絶縁層14とN型ドリフト層17との境界で急激に折れ曲がる。
このため、N型ドリフト層17下に形成された等電位線E2の間隔が狭くなり、N型ドリフト層17の電界が大きくなる。
このため、N型ドリフト層17下に形成された等電位線E2の間隔が狭くなり、N型ドリフト層17の電界が大きくなる。
(第2実施形態)
図3〜図5は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図3(a)において、アンチモンなどのN型不純物をP−半導体基板11に注入することにより、N+半導体埋込層12をP−半導体基板11上に形成する。なお、N+半導体埋込層12をP−半導体基板11上に形成する場合、例えば、N2雰囲気中において1100℃程度の温度で1時間程度の熱処理を行うことができる。
図3〜図5は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図3(a)において、アンチモンなどのN型不純物をP−半導体基板11に注入することにより、N+半導体埋込層12をP−半導体基板11上に形成する。なお、N+半導体埋込層12をP−半導体基板11上に形成する場合、例えば、N2雰囲気中において1100℃程度の温度で1時間程度の熱処理を行うことができる。
次に、図3(b)に示すように、エピタキシャル成長によりN+半導体埋込層12上にN−エピタキシャル層13を形成する。なお、N+半導体埋込層12上にN−エピタキシャル層13を形成する場合、1015cm−3程度の濃度のリンをN−エピタキシャル層13に導入することができる。また、N−エピタキシャル層13の厚さは、例えば、5μm程度に設定することができる。
次に、図3(c)に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いることにより、埋込絶縁層14が埋め込まれる溝をN−エピタキシャル層13に選択的に形成する。なお、この溝の深さは、例えば、0.5μm程度に設定することができる。
そして、例えば、CVDなどの方法を用いることにより、この溝が埋め込まれるようにN−エピタキシャル層13上に絶縁膜を形成する。なお、絶縁膜の材料は、例えば、酸化シリコンを用いることができる。また、この絶縁膜の厚さは、例えば、1μm程度に設定することができる。
そして、CMPなどの方法を用いることにより、N−エピタキシャル層13の表面が露出するようにN−エピタキシャル層13上の絶縁膜を薄膜化し、N−エピタキシャル層13に埋め込まれた埋込絶縁層14を形成する。
次に、図4(a)に示すように、ボロンなどのP型不純物をN−エピタキシャル層13に選択的に注入することにより、Pウェル15をN−エピタキシャル層13に形成する。なお、Pウェル15は、埋込絶縁層14と分離されるようにN−エピタキシャル層13に配置することができる。
次に、リンなどのN型不純物をN−エピタキシャル層13に選択的に注入することにより、Nウェル16をN−エピタキシャル層13に形成する。なお、Nウェル16は、埋込絶縁層14に端部にかかるとともに、Pウェル15と分離されるようにN−エピタキシャル層13に配置することができる。
なお、Pウェル15およびNウェル16をN−エピタキシャル層13に形成する場合、例えば、N2雰囲気中において1000℃程度の温度で1時間程度の熱処理を行うことができる。
なお、Pウェル15およびNウェル16をN−エピタキシャル層13に形成する場合、例えば、N2雰囲気中において1000℃程度の温度で1時間程度の熱処理を行うことができる。
次に、図4(b)に示すように、リンなどのN型不純物をN−エピタキシャル層13に選択的に注入することにより、N型ドリフト層17をN−エピタキシャル層13に形成する。なお、N型ドリフト層17は、Pウェル15とNウェル16との間に配置されるとともに、Pウェル15と分離されるようにして、埋込絶縁層14下に配置することができる。
なお、N型ドリフト層17をN−エピタキシャル層13に形成する場合、例えば、N2雰囲気中において900℃程度の温度で10分間程度の熱処理を行うことができる。
なお、N型ドリフト層17をN−エピタキシャル層13に形成する場合、例えば、N2雰囲気中において900℃程度の温度で10分間程度の熱処理を行うことができる。
次に、図4(c)に示すように、ボロンなどのP型不純物をN型ドリフト層17に選択的に注入することにより、N型ドリフト層17のN型不純物の濃度を薄くし、N−ダンパ層18をN型ドリフト層17に形成する。なお、N−ダンパ層18に注入されるP型不純物の濃度は、N型ドリフト層17のN型不純物の濃度よりも低くすることができる。また、N−ダンパ層18は、N型ドリフト層17内の埋込絶縁層14下に配置することができる。
次に、ボロンなどのP型不純物をN−ダンパ層18に選択的に注入することにより、P−ダンパ層19をN−ダンパ層18に形成する。なお、N−ダンパ層18に注入されるP型不純物の濃度は、N型ドリフト層17のN型不純物の濃度よりも高くすることができる。また、N−ダンパ層18は、P−ダンパ層19を取り囲むように配置することができる。
なお、N−ダンパ層18およびP−ダンパ層19をN型ドリフト層17に形成する場合、例えば、N2雰囲気中において900℃程度の温度で20分間程度の熱処理を行うことができる。
なお、N−ダンパ層18およびP−ダンパ層19をN型ドリフト層17に形成する場合、例えば、N2雰囲気中において900℃程度の温度で20分間程度の熱処理を行うことができる。
次に、図5(a)に示すように、N−エピタキシャル層13、Pウェル15、Nウェル16およびN型ドリフト層17の表層を熱酸化することにより、N−エピタキシャル層13、Pウェル15、Nウェル16およびN型ドリフト層17上にゲート絶縁膜20を形成する。なお、ゲート絶縁膜20の材料は、例えば、シリコン酸化膜を用いることができる。また、N−エピタキシャル層13、Pウェル15、Nウェル16およびN型ドリフト層17の表層の熱酸化は、O2雰囲気中において900℃程度の温度で熱処理を行うことができる。また、ゲート絶縁膜20の厚さは、例えば、30nm程度に設定することができる。
次に、図5(b)に示すように、ゲート絶縁膜20上に導電層を形成する。そして、フォトリソグラフィー技術および異方性エッチング技術を用いて導電層をパターニングすることにより、ゲート絶縁膜20上にゲート電極21を形成する。なお、ゲート電極21は、Pウェル15の一部から埋込絶縁層14の一部にかけて配置することができる。また、ゲート電極21の材料は、例えば、多結晶シリコンを用いることができる。また、ゲート電極21の厚さは、例えば、0.3μm程度に設定することができる。
次に、図5(c)に示すように、ヒ素などのN型不純物をPウェル15およびNウェル16に選択的に注入することにより、Pウェル15にN+ソース層23を形成するとともに、Nウェル16にN+ドレイン層24を形成する。なお、N+ソース層23は、ゲート電極21の端部に配置されるようにしてPウェル15の一部に配置することができる。また、N+ドレイン層24は、埋込絶縁層14の端部に配置することができる。また、N+ソース層23はゲート電極21に対して自己整合的に形成し、N+ドレイン層24は埋込絶縁層14に対して自己整合的に形成することができる。
次に、ボロンなどのP型不純物をPウェル15に選択的に注入することにより、Pウェル15にP+ソース層22を形成する。なお、P+ソース層22は、ゲート電極21から離れた位置に配置することができる。
ここで、P+ソース層22およびN+ソース層23をPウェル15に形成し、N+ドレイン層24をNウェル16に形成する場合、例えば、N2雰囲気中において1000℃程度の温度で110秒程度の熱処理を行うことができる。
ここで、P+ソース層22およびN+ソース層23をPウェル15に形成し、N+ドレイン層24をNウェル16に形成する場合、例えば、N2雰囲気中において1000℃程度の温度で110秒程度の熱処理を行うことができる。
ここで、イオン注入のエネルギーを調整することにより、埋込絶縁層14下にP−ダンパ層19およびN−ダンパ層18を形成することができ、N型ドリフト層17の横方向の寸法の増大を抑制しつつ、N型ドリフト層17の電界を緩和させることができる。
なお、上述した実施形態では、Nチャンネル型横型二重拡散電界効果トランジスタをP−半導体基板11上に形成する方法について説明したが、N型半導体基板上に形成するようにしてもよい。
また、上述した実施形態では、Nチャンネル型横型二重拡散電界効果トランジスタを例にとって説明したが、Pチャンネル型横型二重拡散電界効果トランジスタに適用してもよい。
このPチャンネル型横型二重拡散電界効果トランジスタをP−半導体基板上に形成する場合、図1のN+半導体埋込層12およびN−エピタキシャル層13はそのまま用いた上で、Pウェル15をNウェル、Nウェル16をPウェル、N型ドリフト層17をP型ドリフト層、N−ダンパ層18をP−ダンパ層、P−ダンパ層19をN−ダンパ層、 P+ソース層22をN+ソース層、N+ソース層23をP+ソース層、N+ドレイン層24をP+ドレイン層にすればよい。
また、上述した実施形態では、Nチャンネル型横型二重拡散電界効果トランジスタを例にとって説明したが、Pチャンネル型横型二重拡散電界効果トランジスタに適用してもよい。
このPチャンネル型横型二重拡散電界効果トランジスタをP−半導体基板上に形成する場合、図1のN+半導体埋込層12およびN−エピタキシャル層13はそのまま用いた上で、Pウェル15をNウェル、Nウェル16をPウェル、N型ドリフト層17をP型ドリフト層、N−ダンパ層18をP−ダンパ層、P−ダンパ層19をN−ダンパ層、 P+ソース層22をN+ソース層、N+ソース層23をP+ソース層、N+ドレイン層24をP+ドレイン層にすればよい。
11 P−半導体基板、12 N+半導体埋込層、13 N−エピタキシャル層、14 埋込絶縁層、15 Pウェル、16 Nウェル、17 N型ドリフト層、18 N−ダンパ層、19 P−ダンパ層、20 ゲート絶縁膜、21 ゲート電極、22 P+ソース層、23 N+ソース層、24 N+ドレイン層
Claims (5)
- 第一導電型半導体層と、
前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、
前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、
前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、
前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置。 - 前記第一導電型ドリフト層に形成され、前記第二導電型不純物層を取り囲むように配置された第一導電型不純物層をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記第一導電型不純物層の不純物濃度は、前記第一導電型ドリフト層の不純物濃度よりも薄いことを特徴とする請求項2に記載の半導体装置。
- 前記埋込絶縁層下は前記第二導電型不純物層によって空乏化されていることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 第一導電型半導体層に埋込絶縁層を形成する工程と、
前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、
前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、
前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、
前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、
前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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