JP5570743B2 - 半導体装置 - Google Patents
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Description
まず、一般的なDTI技術を用いた素子分離構造について説明する。図1は、一般的なDTI構造を有する半導体装置の断面構成図である。図1において、第1導電型(例えばP型)の基板1上には、第2導電型(例えばN型)の半導体層であるEPI(エピタキシャル)層2が形成されている。また、基板1とEPI層2とにわたって、N型の埋め込み層3(N型の第1の埋め込み層)が形成されている。
図5は、本実施の形態にかかるDTI構造を有する半導体装置の断面構成図である。図5に示すように、本実施の形態では、DTI17の構成が図2のDTI4の場合と異なっている。すなわち、DTI17は、深いトレンチ25の内壁に沿って形成されたTEOS膜15と、このTEOS膜15を覆うように埋め込まれたポリシリコン16とからなる。なお、図5におけるその他の構成は図2と同様であるので、同一の構成要素には同一の符号を付してその詳細な説明を省略する。
本実施の形態では、第1または第2の実施の形態で説明したDTI構造を、素子領域にDMOS(Diffused MOS)トランジスタが形成された半導体装置に適用するものである。DMOSトランジスタは高耐圧性が要求されるため、対基板耐圧を向上させチップシュリンクも可能な第1または第2の実施の形態のDTI構造の好適な適用例である。
7 埋め込み層、 8 半導体層、 9 半導体層、10 半導体層、11 半導体層 12 埋め込み層、25 トレンチ、26 TEOS膜
Claims (3)
- 第1導電型の基板と、
この基板上に形成された第2導電型の半導体層と、
前記基板と前記半導体層とにわたって形成された第2導電型の第1の埋め込み層と、
この第1の埋め込み層の下に形成され前記第1の埋め込み層よりも不純物濃度の低い第2導電型の第2の埋め込み層と、
前記半導体層上に形成された第2導電型の第1の拡散層と、
この第1の拡散層上に形成され前記第1の拡散層よりも不純物濃度の高いドレイン領域としての第2導電型の第2の拡散層と、
前記半導体層上に形成された第1導電型の第3の拡散層と、
この第3の拡散層上に形成された前記第3の拡散層よりも不純物濃度の高い第1導電型の第4の拡散層と、
前記第3の拡散層上で前記第4の拡散層と隣接して形成されたソース領域としての第2導電型の第5の拡散層と、
前記半導体層の上方に前記第1の拡散層と前記第3の拡散層との間にわたって形成されたゲート膜と、
前記半導体層上であって、前記半導体層、前記第1および第2の埋め込み層、前記第1〜第5の拡散層、ならびに前記ゲート膜を含む素子領域の領域端に形成されて、当該素子領域を素子分離する第1の素子分離領域と、
前記第1の素子分離領域の下に形成され、前記半導体層、前記第1および第2の埋め込み層の側面を囲むように、前記基板内に達し内部に絶縁材料が埋め込まれたトレンチを備えてなる第2の素子分離領域と、
前記素子領域の外部では、前記基板と前記半導体層とにわたって形成された第1導電型の第3の埋め込み層と、この第3の埋め込み層上に形成され前記基板よりも不純物濃度の低い第1導電型の第1の半導体層と、この第1の半導体層上に形成され前記基板よりも不純物濃度の高い第1導電型の第2の半導体層と、
を備えることを特徴とする半導体装置。 - 前記トレンチには、前記絶縁材料としてTEOSが埋め込まれていることを特徴とする請求項1に記載の半導体装置。
- 前記トレンチの側壁にはTEOS膜が形成され、前記絶縁材料としてポリシリコンが埋め込まれていることを特徴とする請求項1に記載の半導体装置。
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