JPS6395665A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に関し、特に高密度・高速化を図っ
た絶縁分離方式で、高量耐圧の向上を図り、半導体基板
のコンタクトを表面から取ることに関するものである。

従来の技術 近年、半導体装置はますます高密度・高速化の方向に進
み、絶縁分離方式による半導体装置の研究が活発に行な
われている。例えば、その一つの方法としてＡｅＨａｙ
ａｓａｋａ　ｅｔ　ａｌ、”Ｕ−ＧｒｏｏｖｅＩｓｏｌ
ａｔｉｏｎ　Ｔｅｃｌｎｉｑｕｅ　ｆｏｒ　ｈｉｇｈ　
５ｐｅｅｄＢｉｐｏｌａｒ　ＶＬＳＩ’ｓ”、（アイイ
ーデーエム　　テクニカル　ダイジェスト）　（ＩＥＤ
Ｍ　Ｔｅｃｌ、Ｄｉｇ、）１９８２　　ＰＰ、６２〜６
５に示されているようなトレンチ分離技術がある。

第２図に一般的なトレンチ分離技術を用いたバイポーラ
トランジスタ（以下Ｔｒ　と略す）の要部断面構造図を
示す。１は例えばｐ型半導体基板、２は高濃度ｒ埋込み
層、３はｎ型エピタキシャル層、４は半導体基板を開口
してから形成したｐ型半導体層でチャネル・ストッパー
の役目を果たしている。６は開口部表面を酸化、した酸
化膜、６は開口部の中に充てんしたＰｏ１ｙ　Ｓｔ、　
７はＰｏ１ｙ　Ｓｉ表面を酸化した酸化膜であり、酸化
膜５，７とＰｏ１ｙＳｉ６で素子間分離をしている。８
はコレクタ・ウオールで高濃度ｎ＋埋込み層２とつなが
っている。９はペース層、１ｏはエミッタ、１１はコン
タクト開口用の酸化膜、１２はＡｎ電極配線である。

発明が解決しようとする問題点 トレンチ分離法では素子間分離領域の幅は狭く、かつ深
く形成して素子の高密度・高速化を図っている。しかし
ながら、従来のトレンチ分離法では半導体基板のコンタ
クトを表面から取ることができず、第２図に示すように
裏面からコンタクトを取らなければならないという大き
な欠点があった。

よって、ＩＣおよびＬＳＩの設計、製造において半導体
基板の電位が場所によって異なり、誤動作あるいは信頼
性不良の原因にもなっていた。

また、第２図で示すように従来のトレンチ分離法では半
導体基板を開口してからイオン注入法でチャネル・スト
ッパーを形成している。Ｔｒの高量耐圧はｎ＋埋込み層
２とチャネル・ストッパー４とのアバランシェ耐圧ある
いはｎ　埋込み層２とｐ型半導体基板１との間のパンチ
スルー耐圧で決まる。特に、トレンチ分離法では分離領
域の幅が狭くなるにしたがってパンチスルーが生じやす
く高量耐圧が低下してくるので、パンチスルーをおこさ
ないようにすることが重要である。

本発明はこのような問題点を解決するもので、半導体基
板のコンタクトを任意に表面から取ることを可能とし、
ＩＣ，ＬＳＩにおいて誤動作、信頼性不良を防ぎ、かつ
分離領域の幅が狭くなってもパンチスルーをおこさない
で高量耐圧を高くして、高密度・高速化を図ることを可
能にした半導体装置およびその製造方法を提供するもの
である。

問題点を解決するだめの手段 この問題点を解決するために、本発明は一方導電型半導
体基板上に一方導電型の高濃度半導体層および低濃度半
導体層を形成し、前記低濃度半導体層上に他方導電型の
高濃度半導体層および低濃度半導体層を形成し、前記一
方導電型の高濃度半導体層に達する開口部を形成し、前
記開口部の側面にのみ絶縁膜を形成し、開口部の中には
導電性物質を充てんし、導電性物質上に電極を形成する
構造により、半導体基板のコンタクトを任意に表面から
取ることを可能とし、かつトレンチ分離領域の幅が狭く
なっても高量耐圧を高くして高密度・高速化を図ったも
のである。

作　　用 この構成により、トレンチ分離領域の開口部の側面にの
み酸化膜を形成してＰｏ１ｙ　Ｓｉ　　を充てんしてい
る。しだがって、隣接するＴｒ間は開口部側面の酸化膜
で絶縁され、Ｐｏ１ｙ　Ｓｔ　　は半導体基板とつなが
っているので、任意の場所でＰｏ１ｙ　Ｓｔ上に電極を
形成することができる。半導体基板のコンタクトを表面
から自由に取ることが可能なので、ＩＣおよびＬＳＩの
電位を安定にすることができ、誤動作２信頼性不良を防
ぐことができる。

また、ｐ型半導体基板上に高濃度ｐ型半４本層および低
濃度ｐ型半導体層、そして高濃度ｎ型半導体層および低
濃度ｎ型半導体層を形成している。

よって、高閲に電圧を加えていくと空乏層はまず低濃度
ｐ型半導体層側に広がっていき、高濃度ｐ型半導体層ま
で達するともうあまシ広がらない。

したがって、高量耐圧はパンチスルー耐圧でなくアバラ
ンシェ耐圧で決まる。故に、従来のように空乏層がｐ型
半導体基板中に広がってパンチスルーをおこすことがな
く、トレンチ分離領域の幅が狭くなっても高量耐圧を高
くすることができる。

したがって、本発明はトレンチ分離法において基板コン
タクトを任意に表面から取ることができ、ＩＣ，ＬＳＩ
において誤動作、信頼性不良を防ぎ、かつ分離領域の幅
が狭くなってもパンチスルーをおこさず、高量耐圧を高
くでき、素子の高密度・高速化を図ることができる。

実施例 以下、本発明の一実施例について第１図ａ〜第１図ｅと
ともに説明する。

第１図ａにおいて、２１は例えばｐ型半導体基板、２２
は高濃度ｎ型半導体層、２３は低濃度ｐ型半導体層、２
４は高濃度ｎ型半導体層、２６は低濃度ｎ型半導体層で
ある。本発明はこのように５層構造にすることに一つの
特徴があシ、形成方法としては■　ＭＢ　Ｅ　（Ｍｏｌ
ｅｃｕｌａｒ　ＢｅａｍＥｐｉｔａｘｙ）法、■　従来
技術の組合せの２通りが。

ある。

■はＭＢＥ法を用いてｐ型半導体基板２１（６Ｘ１０　
７ｍ）上に高濃度ｐ型半導体層２２（ＩＸｌｏ　　ＡＪ
）を０．７μｍ、低濃度ｐ型半導体層２３（１×１０／
ｃｆＩ）を０．３　μｍ、高濃度ｎ型半導体層２４（５
Ｘ１０／ＣＪ）を０．８μｍ、低濃度ｎ型半導体層２６
（１×１０／ｃｄ）を１．２μｍ連続して形成する。

ＭＢＥ法で温度８５０−９５０℃、真空度１ｏ−１０Ｔ
ｏｒｒ付近で形成しているので各半導体層とも均一な濃
度に制御性良く形成することができる。

■はｐ型半導体基板２１中にイオン注入法でＢ（ボロン
）を高エネルギーで深く打ち込み、高濃度ｐ＋埋込み層
２２を形成し、そして高濃度ｎ＋埋込み層２４を形成す
る。したがって、低濃度ｐ型半導体層２３はｐ型半導体
基板２１七同じ濃度になっている。次に、通常のエピタ
キシャル法でｎ型エピタキシャル層２６を１．２μｍ形
成している。

２６は熱酸化膜で５０ＯＡ、２７は窒化ケイ素膜で１２
０ＯＡ形成している。２８はＣＶＤ（Ｃｈｅｍｉｃａｌ
　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成したＳ
　１０２膜で１．２μｍ形成している。２９はフォトリ
ン法で形成したレジスト膜のパターンで、トレンチ分離
領域のバターニングをしている。

その後、レジスト膜２９をマスクとしてＣＶＤ５１０２
膜２８、窒化ケイ素膜２７、熱酸化膜２６を連続してＲ
Ｉ　Ｅ　（Ｒｅａｃｔｉｕｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ
）法でエツチングする。そして、レジスト膜２９を除去
する。次に、ＣＶ　Ｄ　Ｓ　１０２膜２８をマスクとし
て、低濃度ｎ型半導体層２６、高濃度ｎ型半導体層２４
、低濃度ｐ型半導体層２３および高濃度ｐ型半導体層２
２を０．３μｍＲＩＥ法でエツチングして、トレンチ分
離領域の開口部３ｏを形成する。開口部３Ｑの深さは２
．６μｍで、この開口部３ｏが高濃度ｐ型半導体層２２
に達するまでエツチングしておくことが重要である。こ
の状態でＳｉエツチングのマスクとして用いたＣ　Ｖ　
Ｄ　Ｓ　ｉＯ２膜２８の残膜厚は約２ｏ○〇八である。

そして、開口部３０を熱酸化膜３１を２０００人形成す
る。酸化膜３１の膜厚とＣＶＤＳｉ○２膜２８の残膜原
２８ぼ等しくなるようにしておくことが必要である（第
１図ｂ）。

第１図Ｃにおいて、本発明の特徴であるＲＩＥ等の異方
性の強いドライエツチング法で開口部３０の底面部の酸
化膜３１をエツチングして開口部３゜の側面にのみ酸化
膜３１を残す。この時に窒化ケイ素膜２７上のＣＶ　Ｄ
　Ｓ　ｚ　０２膜２８もエツチングされた状態になる。

開口部３０がほぼ垂直で、異方性の強いドライエツチン
グ法を用いているので開口部３０の側面の酸化膜３１は
安定に残すことができる。この開口部３０の側面の酸化
膜３１が隣接するＴｒ間を絶縁する。そして、全面にＰ
ｏ１ｙＳｉ３２を１．４μｍ形成する。開口部３ｏ上に
埋められたＰｏ１ｙＳｉ３２は表面で溝３３を形成する
。そして、全面にレジスト膜３４を１．５μｍ形成する
。レジスト膜３４は粘性がよいので溝３３上は厚く形成
され、レジスト膜表面はほぼ平坦になっている。

その後、エッチバック法と呼ばれる平坦化法で、まずレ
ジスト膜３４をエツチングする。窒化ケイ素膜２７上に
形成されたレジスト膜は完全にエツチングされるが、ト
レンチ分離領域の溝３３上はレジスト膜が厚く形成され
ているので、形成された溝３３を埋めた状態でレジスト
膜が残る。次に、Ｐｏ１ｙ　Ｓｉ３２とレジスト膜３４
のエツチング速度が等しくなる条件でＰｏ１ｙ　Ｓｉ３
２をエツチングする。トレンチ分離領域の溝３３上には
レジスト膜３４が埋まっているので同じエツチング速度
でエツチングすると溝が解消されて平坦にエツチングさ
れる。この状態でトレンチ分離領域はＰｏ１ｙＳｉで平
坦に埋め込まれたことになる。そして、半導体基板のコ
ンタクトを取る領域にのみ窒化ケイ素膜３５を１００Ｏ
Ａ形成する。窒化ケイ素膜２７および３５をマスクとし
てトレンチ分離領域のｐｏｌｙｓｉ３２を酸化して酸化
膜３６をｓｏｏ。

人形酸する。この状態で表子間分離が完成する（第１図
ｄ）。

第１図ｅにおいては通常の方法でＴｒを形成している。

３７はコレクタ・ウオール、３８はベース層である。ベ
ース層３８を形成する時に、半導。

体基板のコンタクトを取るＰｏ１ｙ　Ｓｔ　　３２　ａ
中にも同時にＢ（ボロン）を拡散しておく。必要に応じ
て半導体基板のコンタクトを取るＰｏ１ｙ　５ｉ３２ａ
中にさらにＢを拡散して高濃度のｐ＋ドープ）　Ｐｏ１
ｙＳｉ　　にしておいてもよい。Ｐｏ１ｙ　Ｓｔ　　中
でばＢの拡散は単結晶Ｓｉに比べて非常に速く、低温の
熱処理でも容易に高濃度ｐ型半導体層２２にまで到達す
る。３９はエミッタ、４０はコンタクト開口用の酸化膜
、４１はへλ電極配線である。

発明の効果 以上のように本発明によると半導体装置特にバイポーラ
半導体装置において、従来のトレンチ分離法と同様に高
密度・高速化を図るとともに■半導体基板のコンタクト
を任意の場所で表面から自由に取る、■　隣接するＴｒ
間の高量耐圧を高くできるという二つの効果を有する。

■はトレンチ分離領域の開口部の側面にのみ酸化膜を形
成してＰｏ１ｙ　Ｓｉ　　を充てんしているので、開口
部側面の酸化膜で隣接する’ｒｒ間を絶縁し、Ｐｏ１ｙ
　Ｓｉ　　は半導体基板とつながシ、表面から任意の場
所で半導体基板のコンタクトを取ることが可能となる。

また、Ｐｏ１ｙ　Ｓｉ　　中ではＢの拡散が単結晶Ｓｔ
に比べて非常に速く、低温で短時間に拡散することがで
きるので、Ｔｒのエミッタ、ベースのプロファイルを変
えることもない。したがって、ＩＣあるいはＬＳＩにお
いて誤動作、信頼性不良をおこすこともなくなる。

■はｐ型半導体基板上に高濃度ｐ型半導体層、低濃度ｐ
型半導体層、高濃度ｎ型半導体層、低濃度ｎ型半導体層
を形成して、トレンチ分離領域は高濃度ｐ型半導体層に
達するよう形成している。

このため、コレクタ基板間接合において空乏層はまず低
濃度ｐ型半導体層側に広がるが、高濃度ｐ型半導体層ま
で達するとあまシ広がらなくなる。

よって、従来のように空乏層がチャネル拳ストッパー下
部の半導体基板中に広がってパンチスルーをおこすこと
もない。したがって、トレンチ分離領域の幅が狭くなっ
ても高量耐圧を高くすることができる。また、コレクタ
基板間の容量は高濃度ｎ型半導体層と低濃度ｐ型半導体
層との接合容量で決まるので、容量も非常に小さくなる
。

以上のように本発明はトレンチ分離法において、半導体
基板のコンタクトを表面から任意の場所で自由に取るこ
とができ、高量耐圧を高くして高密度・高速化を図った
半導体装置およびその製造方法に大きく寄与し、また工
業的にも非常に価値の高いものである。

【図面の簡単な説明】

第１図ａ−ｅは本発明の一実施例における半導体装置の
構造とその製造方法を説明するための工程断面図、第２
図は従来のトレンチ分離法によるバイポーラトランジス
タの要部断面図である。 ２１・・・・・・ｐ型半導体基板、２２・・・・・・高
濃度ｐ型半導体層、２３・・・・・・低濃度ｐ型半導体
層、２４・・・・・・高濃度ｎ型半導体層、２５・・・
・・・低濃度ｎ型半導体層、２７・・・・・・窒化ケイ
素膜、３ｏ・・・・・・開口部、３１・・・・・・酸化
膜、３２・・・・・・Ｐｏ１ｙ　Ｓｉ、　３３・・・・
・・溝、３４・・・・・・レジスト膜、３６・・・・・
・酸化膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名煉　
　　　　　　　　　　　ペ ＾へ 第　１　図 第２図

Claims (2)

【特許請求の範囲】
1. （１）一方導電型半導体基板上に一方導電型の高濃度半
   導体層および低濃度半導体層を有し、前記低濃度半導体
   層上に他方導電型の高濃度半導体層および低濃度半導体
   層を有し、前記一方導電型の高濃度半導体層に達する開
   口部が形成され、前記開口部の側面にのみ絶縁膜が形成
   され、前記開口部の中には導電性物質が充てんされ、前
   記導電性物質上に電極が形成されてなる半導体装置。
2. （２）一方導電型半導体基板上に一方導電型の高濃度半
   導体層および低濃度半導体層を形成する工程と、前記低
   濃度半導体層上に他方導電型の高濃度半導体層および低
   濃度半導体層を形成する工程と、前記一方導電型の高濃
   度半導体層に達する開口部を形成し、前記開口部の側面
   にのみ絶縁膜を形成する工程と、前記開口部の中に導電
   性物質を充てんし、前記導電性物質上に電極を形成する
   工程とを備えてなる半導体装置の製造方法。