JPH08148553A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08148553A JPH08148553A JP28773594A JP28773594A JPH08148553A JP H08148553 A JPH08148553 A JP H08148553A JP 28773594 A JP28773594 A JP 28773594A JP 28773594 A JP28773594 A JP 28773594A JP H08148553 A JPH08148553 A JP H08148553A
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Abstract
(57)【要約】
【目的】素子分離用の溝を有する半導体装置において、
高濃度埋込層とチャネルストッパー層の接触を防止し、
高濃度埋込層と半導体基板との間の耐圧低下や容量増加
を防止する。 【構成】Ｐ型シリコン基板１にＰ+ 型埋込層２を形成す
る。次にＮ+ 型埋込層４を形成し、続いてＮ型エピタキ
シャル層５を形成する。その後、Ｎ型エピタキシャル層
５からＰ+ 型埋込層２にかけて、素子分離用の溝を形成
する。これにより、Ｎ+ 型埋込層４とチャネルストッパ
ー層として作用するＰ+ 型埋込層２が接触する事を防止
でき、耐圧低下や容量増加を防止する事ができる。
高濃度埋込層とチャネルストッパー層の接触を防止し、
高濃度埋込層と半導体基板との間の耐圧低下や容量増加
を防止する。 【構成】Ｐ型シリコン基板１にＰ+ 型埋込層２を形成す
る。次にＮ+ 型埋込層４を形成し、続いてＮ型エピタキ
シャル層５を形成する。その後、Ｎ型エピタキシャル層
５からＰ+ 型埋込層２にかけて、素子分離用の溝を形成
する。これにより、Ｎ+ 型埋込層４とチャネルストッパ
ー層として作用するＰ+ 型埋込層２が接触する事を防止
でき、耐圧低下や容量増加を防止する事ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に素子分離用の溝を有する半導体装置及
びその製造方法に関する。
方法に関し、特に素子分離用の溝を有する半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】図３（ａ）〜（ｅ）は従来のこの種の半
導体装置の代表的な例である溝分離型ＮＰＮトランジス
タ及びその製造方法について説明するための工程順断面
図である。
導体装置の代表的な例である溝分離型ＮＰＮトランジス
タ及びその製造方法について説明するための工程順断面
図である。
【０００３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１にヒ素イオン注入と熱処理にて例えば平面形
状が長方形のＮ+ 型不純物注入層３を形成する。
コン基板１にヒ素イオン注入と熱処理にて例えば平面形
状が長方形のＮ+ 型不純物注入層３を形成する。
【０００４】次に、図３（ｂ）に示すように、Ｐ型シリ
コン基板１上にＮ型エピタキシャル層５を形成する。こ
のとき不純物注入層３はＮ+ 型埋込層４となる。
コン基板１上にＮ型エピタキシャル層５を形成する。こ
のとき不純物注入層３はＮ+ 型埋込層４となる。
【０００５】次に、図３（ｃ）に示すように、Ｎ型エピ
タキシャル層５上に酸化シリコン膜６を形成し、更にフ
ォトリソグラフィー技術を用いて、酸化シリコン膜６を
エッチングすることにより、Ｎ+ 型埋込層４の周辺部上
方に枠状の開口７を設ける。次に酸化シリコン膜６をマ
スクにＮ型エピタキシャル層５及びＰ型シリコン基板を
エッチングし、底面がＮ+ 型埋込層４より深くにある素
子分離用の溝８を形成する。更に酸化シリコン膜６をマ
スクにボロンイオンを注入し、熱処理を行う事でＰ+ 型
チャネルストッパー層１８を形成する。
タキシャル層５上に酸化シリコン膜６を形成し、更にフ
ォトリソグラフィー技術を用いて、酸化シリコン膜６を
エッチングすることにより、Ｎ+ 型埋込層４の周辺部上
方に枠状の開口７を設ける。次に酸化シリコン膜６をマ
スクにＮ型エピタキシャル層５及びＰ型シリコン基板を
エッチングし、底面がＮ+ 型埋込層４より深くにある素
子分離用の溝８を形成する。更に酸化シリコン膜６をマ
スクにボロンイオンを注入し、熱処理を行う事でＰ+ 型
チャネルストッパー層１８を形成する。
【０００６】次に、図３（ｄ）に示すように、素子分離
用の溝８の表面（側面及び底面）に酸化シリコン膜９を
形成し、更にその内部にポリシリコン１０を埋込む。こ
うして、表面長方形状の素子形成領域が区画される。
用の溝８の表面（側面及び底面）に酸化シリコン膜９を
形成し、更にその内部にポリシリコン１０を埋込む。こ
うして、表面長方形状の素子形成領域が区画される。
【０００７】次に、図３（ｅ）に示すように、前述の素
子形成領域のＮ型エピタキシャル層５上に酸化シリコン
膜１１を形成した後、リンイオン注入とその後の熱処理
でＮ型コレクタ引出領域１２を形成し、次に、ボロンイ
オン注入とその後の熱処理でＰ型ベース領域１３を形成
し、更にヒ素イオン注入とその後の熱処理によりＮ型エ
ミッタ領域１４を形成する。次に、Ｎ型コレクタ引出領
域１２とＰ型ベース領域１３、及びＮ型エミッタ領域１
４の上の酸化シリコン膜１１をフォトリソグラフィー技
術にてエッチングし、コンタクト孔を開口し、その後エ
ミッタ電極１５、ベース領域１６、コレクタ電極１７を
形成する。
子形成領域のＮ型エピタキシャル層５上に酸化シリコン
膜１１を形成した後、リンイオン注入とその後の熱処理
でＮ型コレクタ引出領域１２を形成し、次に、ボロンイ
オン注入とその後の熱処理でＰ型ベース領域１３を形成
し、更にヒ素イオン注入とその後の熱処理によりＮ型エ
ミッタ領域１４を形成する。次に、Ｎ型コレクタ引出領
域１２とＰ型ベース領域１３、及びＮ型エミッタ領域１
４の上の酸化シリコン膜１１をフォトリソグラフィー技
術にてエッチングし、コンタクト孔を開口し、その後エ
ミッタ電極１５、ベース領域１６、コレクタ電極１７を
形成する。
【０００８】
【発明が解決しようとする課題】この従来の溝分離型ト
ランジスタ及びその製造方法の場合、Ｎ+ 型埋込層４と
Ｐ+ 型チャネルストッパー層１８が、図示したように、
接触する可能性が高く、その結果Ｎ+ 型埋込層４とＰ型
シリコン基板１との耐圧（コレクタ−サブストレート間
耐圧）が低下し、所望の特性が得られず、Ｎ+ 型埋込層
４とＰ型シリコン基板１との間の接合容量（コレクタ寄
生容量）が増加し、回路遅延時間が増加するという問題
が発生する。
ランジスタ及びその製造方法の場合、Ｎ+ 型埋込層４と
Ｐ+ 型チャネルストッパー層１８が、図示したように、
接触する可能性が高く、その結果Ｎ+ 型埋込層４とＰ型
シリコン基板１との耐圧（コレクタ−サブストレート間
耐圧）が低下し、所望の特性が得られず、Ｎ+ 型埋込層
４とＰ型シリコン基板１との間の接合容量（コレクタ寄
生容量）が増加し、回路遅延時間が増加するという問題
が発生する。
【０００９】もちろん、このような問題は、Ｎ+ 型埋込
層４と素子分離用の溝８とが接触しないように素子形成
領域を広くとれば回避できるが集積度の向上の妨げとな
る。あるいは、Ｐ+ 型チャネルストッパー層１８を素子
分離用の溝８の底面のみに設けてもよいが、溝８の幅が
狭いと事実上不可能である。
層４と素子分離用の溝８とが接触しないように素子形成
領域を広くとれば回避できるが集積度の向上の妨げとな
る。あるいは、Ｐ+ 型チャネルストッパー層１８を素子
分離用の溝８の底面のみに設けてもよいが、溝８の幅が
狭いと事実上不可能である。
【００１０】本発明の目的は集積度の向上を妨げること
なく耐圧の低下や接合容量の増加を回避できる素子分離
構造を有する半導体装置及びその製造方法を提供するこ
とにある。
なく耐圧の低下や接合容量の増加を回避できる素子分離
構造を有する半導体装置及びその製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板の表面に堆積されたエピタキシャ
ル層と、前記エピタキシャル層の表面から前記第１導電
型半導体基板内にかけて設けられ、素子形成領域を区画
する素子分離用の溝と、前記素子形成領域で前記第１導
電型半導体基板とエピタキシャル層との界面およびその
近傍に設けられた高濃度第２導電型埋込層と、前記素子
分離用の溝の少なくとも底面と接触し前記高濃度第２導
電型埋込層と離間しかつこれと平行に設けられた高濃度
第１導電型埋込層とを有し、前記高濃度第１導電型埋込
層が前記素子分離用の溝との界面に反転層ができるのを
防止しているというものである。
第１導電型半導体基板の表面に堆積されたエピタキシャ
ル層と、前記エピタキシャル層の表面から前記第１導電
型半導体基板内にかけて設けられ、素子形成領域を区画
する素子分離用の溝と、前記素子形成領域で前記第１導
電型半導体基板とエピタキシャル層との界面およびその
近傍に設けられた高濃度第２導電型埋込層と、前記素子
分離用の溝の少なくとも底面と接触し前記高濃度第２導
電型埋込層と離間しかつこれと平行に設けられた高濃度
第１導電型埋込層とを有し、前記高濃度第１導電型埋込
層が前記素子分離用の溝との界面に反転層ができるのを
防止しているというものである。
【００１２】例えば第１導電型および第２導電型をそれ
ぞれＰ型およびＮ型とし、半導体基板およびエピタキシ
ャル層をいずれもシリコンとし、素子分離用の溝を酸化
シリコン膜で覆うことができる。更に、この場合におい
て、エピタキシャル層をＮ型とし、Ｎ+ 型埋込層をＮＰ
Ｎトランジスタのコレクタ領域の一部とすることもでき
る。
ぞれＰ型およびＮ型とし、半導体基板およびエピタキシ
ャル層をいずれもシリコンとし、素子分離用の溝を酸化
シリコン膜で覆うことができる。更に、この場合におい
て、エピタキシャル層をＮ型とし、Ｎ+ 型埋込層をＮＰ
Ｎトランジスタのコレクタ領域の一部とすることもでき
る。
【００１３】また、本発明の半導体装置の製造方法は、
第１導電型半導体基板にイオン注入を利用して高濃度第
１導電型埋込層を形成する工程と、前記高濃度第１導電
型埋込層上の前記第１導電型半導体基板の表面部に選択
的に高濃度第２導電型不純物を導入した後エピタキシャ
ル層を形成して高濃度第２導電型埋込層を形成する工程
と、前記エピタキシャル層の表面から前記高濃度第１導
電型埋込層に達し、その表面が絶縁膜で被覆された素子
分離用の溝を形成することによって前記高濃度第１導電
型埋込層を有する素子形成領域を区画する工程と、前記
素子形成領域に半導体素子を設ける工程とを有するとい
うものである。
第１導電型半導体基板にイオン注入を利用して高濃度第
１導電型埋込層を形成する工程と、前記高濃度第１導電
型埋込層上の前記第１導電型半導体基板の表面部に選択
的に高濃度第２導電型不純物を導入した後エピタキシャ
ル層を形成して高濃度第２導電型埋込層を形成する工程
と、前記エピタキシャル層の表面から前記高濃度第１導
電型埋込層に達し、その表面が絶縁膜で被覆された素子
分離用の溝を形成することによって前記高濃度第１導電
型埋込層を有する素子形成領域を区画する工程と、前記
素子形成領域に半導体素子を設ける工程とを有するとい
うものである。
【００１４】例えば、第１導電型および第２導電型をそ
れぞれＰ型およびＮ型とし、半導体基板およびエピタキ
シャル層をいずれもシリコンとし、絶縁膜を酸化シリコ
ン膜とすることができる。更に、この場合において、エ
ピタキシャル層をＮ型とし、半導体素子を縦型ＮＰＮト
ランジスタとし、Ｎ+ 型埋込層が前記縦型ＮＰＮトラン
ジスタのコレクタ領域の一部とすることができる。
れぞれＰ型およびＮ型とし、半導体基板およびエピタキ
シャル層をいずれもシリコンとし、絶縁膜を酸化シリコ
ン膜とすることができる。更に、この場合において、エ
ピタキシャル層をＮ型とし、半導体素子を縦型ＮＰＮト
ランジスタとし、Ｎ+ 型埋込層が前記縦型ＮＰＮトラン
ジスタのコレクタ領域の一部とすることができる。
【００１５】
【作用】高濃度第１導電型埋込層を形成してから高濃度
第２導電型埋込層および素子分離用の溝を形成するので
これら２種類の埋込層を確実に分離でき、高濃度第１導
電型埋込層の濃度を十分高くしてチャネルストッパーと
して十分に機能させることが可能となる。
第２導電型埋込層および素子分離用の溝を形成するので
これら２種類の埋込層を確実に分離でき、高濃度第１導
電型埋込層の濃度を十分高くしてチャネルストッパーと
して十分に機能させることが可能となる。
【００１６】素子分離用の溝はその底が高濃度第１導電
型埋込層に達する深さを有していればよいので、素子形
成領域の占有面積がこの高濃度第１導電型埋込層の存在
によって影響されることはない。また、素子分離用の溝
と高濃度第１導電型埋込層とを離しておく必要もない。
型埋込層に達する深さを有していればよいので、素子形
成領域の占有面積がこの高濃度第１導電型埋込層の存在
によって影響されることはない。また、素子分離用の溝
と高濃度第１導電型埋込層とを離しておく必要もない。
【００１７】
【実施例】図１（ａ）〜（ｅ）は本発明の一実施例の溝
分離型ＮＰＮトランジスタおよびその製造方法について
説明するための工程順断面図を示している。まず、図１
（ａ）に示すように、Ｐ型シリコン基板１の全面にボロ
ンをドーズ量５×１０14ｃｍ-2、加速電圧５ＭｅＶ程度
の条件でイオン注入し、続けて１０００℃、３０分程度
でアニールを行いＰ+ 型埋込層２を形成する。
分離型ＮＰＮトランジスタおよびその製造方法について
説明するための工程順断面図を示している。まず、図１
（ａ）に示すように、Ｐ型シリコン基板１の全面にボロ
ンをドーズ量５×１０14ｃｍ-2、加速電圧５ＭｅＶ程度
の条件でイオン注入し、続けて１０００℃、３０分程度
でアニールを行いＰ+ 型埋込層２を形成する。
【００１８】次に、図１（ｂ）に示すように、従来例と
同様にヒ素イオン注入と熱処理により例えば平面形状か
長方形のＮ+ 型不純物注入層３を形成し、図１（ｃ）に
示すように、Ｎ型エピタキシャル層５を形成する。不純
物注入層３はＮ+ 型埋込層４となる。
同様にヒ素イオン注入と熱処理により例えば平面形状か
長方形のＮ+ 型不純物注入層３を形成し、図１（ｃ）に
示すように、Ｎ型エピタキシャル層５を形成する。不純
物注入層３はＮ+ 型埋込層４となる。
【００１９】次に、ＣＶＤ法により、図１（ｄ）に示す
ように、酸化シリコン膜６を厚さ５００ｎｍ程度で堆積
する。続けて、フォトリソグラフィー技術を利用して、
Ｎ+型埋込層４の周辺周辺部上方に枠状の開口７を設け
る。次に、この開口７のある酸化シリコン膜６をマスク
にＮ型エピタキシャル層５及びＰ型シリコン基板１をエ
ッチングし、Ｐ+ 型埋込層２に達する素子分離用の溝８
を形成する。
ように、酸化シリコン膜６を厚さ５００ｎｍ程度で堆積
する。続けて、フォトリソグラフィー技術を利用して、
Ｎ+型埋込層４の周辺周辺部上方に枠状の開口７を設け
る。次に、この開口７のある酸化シリコン膜６をマスク
にＮ型エピタキシャル層５及びＰ型シリコン基板１をエ
ッチングし、Ｐ+ 型埋込層２に達する素子分離用の溝８
を形成する。
【００２０】次に熱処理により図１（ｅ）に示すよう
に、素子分離用の溝８の内壁に表面（側面および底面）
に酸化シリコン膜９を厚さ１７０ｎｍ程度に形成し、更
にその内部にポリシリコン１０を形成する。
に、素子分離用の溝８の内壁に表面（側面および底面）
に酸化シリコン膜９を厚さ１７０ｎｍ程度に形成し、更
にその内部にポリシリコン１０を形成する。
【００２１】次に、熱処理により図１（ｆ）に示すよう
に、Ｎ型エピタキシャル層５の上に酸化シリコン膜１１
を厚さ７０ｎｍ程度形成し、それを介してリンをドーズ
量５×１０15ｃｍ-2、加速電圧７０ｋｅＶ程度でイオン
注入し、続けて１０００℃、４５分程度のアニールによ
り、Ｎ+ 型コレクタ引出領域１２を形成する。次にボロ
ンをドーズ量７．５×１０13ｃｍ-2、加速電圧３０ｋｅ
Ｖ程度でイオン注入し、続けて９００℃、３分程度のア
ニールにより、Ｐ型ベース領域１３を形成する。次にヒ
素をドーズ量１×１０16ｃｍ、加速電圧５０ｋｅＶ程度
でイオン注入し、続いて９００℃、２０分程度のアニー
ルによりＮ型エミッタ領域１４を形成する。次にＮ型エ
ミッタ領域１４とＰ型ベース領域１３とＮ型コレクタ引
出領域１２の上のシリコン酸化膜１１をフォトリソグラ
フィー法によりエッチングし、コンタクト孔を開口す
る。その後、エミッタ電極１４、ベース電極１６、コレ
クタ電極１７を形成する。
に、Ｎ型エピタキシャル層５の上に酸化シリコン膜１１
を厚さ７０ｎｍ程度形成し、それを介してリンをドーズ
量５×１０15ｃｍ-2、加速電圧７０ｋｅＶ程度でイオン
注入し、続けて１０００℃、４５分程度のアニールによ
り、Ｎ+ 型コレクタ引出領域１２を形成する。次にボロ
ンをドーズ量７．５×１０13ｃｍ-2、加速電圧３０ｋｅ
Ｖ程度でイオン注入し、続けて９００℃、３分程度のア
ニールにより、Ｐ型ベース領域１３を形成する。次にヒ
素をドーズ量１×１０16ｃｍ、加速電圧５０ｋｅＶ程度
でイオン注入し、続いて９００℃、２０分程度のアニー
ルによりＮ型エミッタ領域１４を形成する。次にＮ型エ
ミッタ領域１４とＰ型ベース領域１３とＮ型コレクタ引
出領域１２の上のシリコン酸化膜１１をフォトリソグラ
フィー法によりエッチングし、コンタクト孔を開口す
る。その後、エミッタ電極１４、ベース電極１６、コレ
クタ電極１７を形成する。
【００２２】Ｐ+ 型埋込層２を全面に設ける例について
説明したが、これは素子形成領域とその近傍に設ければ
足りる。しかし、そためにはフォトレジスト膜などでイ
オン注入のマスクを設けなければならないので工程数が
増加し、好ましくない。
説明したが、これは素子形成領域とその近傍に設ければ
足りる。しかし、そためにはフォトレジスト膜などでイ
オン注入のマスクを設けなければならないので工程数が
増加し、好ましくない。
【００２３】Ｐ+ 型埋込層２とＮ+ 型埋込層４とが接触
しないようにある程度離間させるよう条件設定すること
は容易であるので、耐圧の低下を回避できる。また、Ｎ
+ 型埋込層４からＰ型シリコン基板１へ拡がる空乏層
（バイアス０のとき）の幅以上に離間させておけば、接
合容量の増加も回避できる。また、素子形成領域の寸法
は、Ｐ+ 型埋込層２の有無に殆んど無関係に設定できる
ので、集積度を損なうことはない。
しないようにある程度離間させるよう条件設定すること
は容易であるので、耐圧の低下を回避できる。また、Ｎ
+ 型埋込層４からＰ型シリコン基板１へ拡がる空乏層
（バイアス０のとき）の幅以上に離間させておけば、接
合容量の増加も回避できる。また、素子形成領域の寸法
は、Ｐ+ 型埋込層２の有無に殆んど無関係に設定できる
ので、集積度を損なうことはない。
【００２４】半導体素子として縦型ＮＰＮトランジスタ
を素子形成領域に設ける例について説明したが、これに
限らず種々のものを設けることが可能である。例えば、
横型ＰＮＰトランジスタやｎＭＯＳトランジスタを形成
しうることは詳細説明を待つまでもなく明らかであろ
う。また、素子形成領域のＮ型エピタキシャル層５にＰ
ウェルを設ければｐＭＯＳトランジスタを形成し得る。
を素子形成領域に設ける例について説明したが、これに
限らず種々のものを設けることが可能である。例えば、
横型ＰＮＰトランジスタやｎＭＯＳトランジスタを形成
しうることは詳細説明を待つまでもなく明らかであろ
う。また、素子形成領域のＮ型エピタキシャル層５にＰ
ウェルを設ければｐＭＯＳトランジスタを形成し得る。
【００２５】図２は本発明の一実施例の変形を説明する
ための縦型ＰＮＰトランジスタの断面図である。
ための縦型ＰＮＰトランジスタの断面図である。
【００２６】４ＰはＰ+ 型埋込層でＮ+ 型埋込層４上に
設けられている。１２ＰはＰ+ 型コレクタ引出領域、１
４ＰはＰ型エミッタ領域、１５Ｐはエミッタ電極、１６
Ｐはベース電極、１７Ｐはコレクタ電極である。Ｐ+ 型
埋込層４Ｐは、Ｎ+ 型不純物注入層３を形成するための
ヒ素イオン注入に拡散係数の小さなＳｂなどを打込んで
おくことによって形成できる。その他は一実施例に準ず
るので改めて説明しない。
設けられている。１２ＰはＰ+ 型コレクタ引出領域、１
４ＰはＰ型エミッタ領域、１５Ｐはエミッタ電極、１６
Ｐはベース電極、１７Ｐはコレクタ電極である。Ｐ+ 型
埋込層４Ｐは、Ｎ+ 型不純物注入層３を形成するための
ヒ素イオン注入に拡散係数の小さなＳｂなどを打込んで
おくことによって形成できる。その他は一実施例に準ず
るので改めて説明しない。
【００２７】従来技術によるとＰ+ 型チャネルストッパ
ー層がＰ+ 型埋込層４Ｐと接触してトランジスタ特性が
著しく悪くなる恐れがあったが、この一実施例の変形で
はそのような可能性は殆んどない。
ー層がＰ+ 型埋込層４Ｐと接触してトランジスタ特性が
著しく悪くなる恐れがあったが、この一実施例の変形で
はそのような可能性は殆んどない。
【００２８】
【発明の効果】以上説明したように本発明はチャネルス
トッパーとして作用する高濃度第１導電型埋込層を形成
した後に素子分離用の溝を形成する事により、高濃度第
２導電型埋込層と高濃度第１導電型埋込層が接触する事
がなくなり、その結果高濃度第２導電型埋込層と第１導
電型半導体基板との耐圧低下や容量増加を防止する事が
できる。
トッパーとして作用する高濃度第１導電型埋込層を形成
した後に素子分離用の溝を形成する事により、高濃度第
２導電型埋込層と高濃度第１導電型埋込層が接触する事
がなくなり、その結果高濃度第２導電型埋込層と第１導
電型半導体基板との耐圧低下や容量増加を防止する事が
できる。
【００２９】また高濃度第１導電型埋込層の有無とは関
わりなく素子形成領域の占有面積を定めることができ、
又、高濃度第２導電型埋込層と素子分離用の溝とを離し
て形成する必要がないので集積度の向上が妨げられるこ
とはない。
わりなく素子形成領域の占有面積を定めることができ、
又、高濃度第２導電型埋込層と素子分離用の溝とを離し
て形成する必要がないので集積度の向上が妨げられるこ
とはない。
【図１】本発明の一実施例について説明するための
（ａ）〜（ｆ）に分図して示す工程順断面図である。
（ａ）〜（ｆ）に分図して示す工程順断面図である。
【図２】一実施例の変形について説明するための断面図
である。
である。
【図３】従来例について説明するための（ａ）〜（ｅ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ Ｐ+ 型埋込層 ３ Ｎ+ 型不純物注入層 ４ Ｎ+ 型埋込層 ４Ｐ Ｐ+ 型埋込層 ６ 酸化シリコン膜 ７ 開口 ８ 素子分離用の溝 ９ 酸化シリコン膜 １０ ポリシリコン １１ 酸化シリコン膜 １２ Ｎ+ 型コレクタ引出領域 １２Ｐ Ｐ+ 型コレクタ引出領域 １３ Ｐ型ベース領域 １４ Ｎ型エミッタ領域 １４Ｐ Ｐ型エミッタ領域 １５，１５Ｐ エミッタ電極 １６，１６Ｐ ベース電極 １７，１７Ｐ コレクタ電極
Claims (6)
- 【請求項１】 第１導電型半導体基板の表面に堆積され
たエピタキシャル層と、前記エピタキシャル層の表面か
ら前記第１導電型半導体基板内にかけて設けられ、素子
形成領域を区画する素子分離用の溝と、前記素子形成領
域で前記第１導電型半導体基板とエピタキシャル層との
界面およびその近傍に設けられた高濃度第２導電型埋込
層と、前記素子分離用の溝の少なくとも底面と接触し前
記高濃度第２導電型埋込層と離間しかつこれと平行に設
けられた高濃度第１導電型埋込層とを有し、前記高濃度
第１導電型埋込層が前記素子分離用の溝との界面に反転
層ができるのを防止していることを特徴とする半導体装
置。 - 【請求項２】 第１導電型および第２導電型がそれぞれ
Ｐ型およびＮ型であり、半導体基板およびエピタキシャ
ル層がいずれもシリコンでなり、素子分離用の溝が酸化
シリコン膜で覆われている請求項１記載の半導体装置。 - 【請求項３】 Ｎ+ 型埋込層がＮＰＮトランジスタのコ
レクタ領域の一部である請求項２記載の半導体装置。 - 【請求項４】 第１導電型半導体基板にイオン注入を利
用して高濃度第１導電型埋込層を形成する工程と、前記
高濃度第１導電型埋込層上の前記第１導電型半導体基板
の表面部に選択的に高濃度第２導電型不純物を導入した
後エピタキシャル層を形成して高濃度第２導電型埋込層
を形成する工程と、前記エピタキシャル層の表面から前
記高濃度第１導電型埋込層に達し、その表面が絶縁膜で
被覆された素子分離用の溝を形成することによって前記
高濃度第１導電型埋込層を有する素子形成領域を区画す
る工程と、前記素子形成領域に半導体素子を設ける工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型および第２導電型がそれぞれ
Ｐ型およびＮ型であり、半導体基板およびエピタキシャ
ル層がいずれもシリコンでなり、絶縁膜が酸化シリコン
膜である請求項４記載の半導体装置の製造方法。 - 【請求項６】 エピタキシャル層がＮ型であり、半導体
素子がＮＰＮトランジスタであり、Ｎ+ 型埋込層が前記
ＮＰＮトランジスタのコレクタ領域の一部である請求項
５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28773594A JPH08148553A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28773594A JPH08148553A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148553A true JPH08148553A (ja) | 1996-06-07 |
Family
ID=17721085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28773594A Pending JPH08148553A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927452B2 (en) | 2002-03-05 | 2005-08-09 | Samsung Electronics, Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395665A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-11-22 JP JP28773594A patent/JPH08148553A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395665A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927452B2 (en) | 2002-03-05 | 2005-08-09 | Samsung Electronics, Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
| DE10309997B4 (de) * | 2002-03-05 | 2006-02-09 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit Isolationsschichtstruktur und Herstellungsverfahren hierfür |
| US7297604B2 (en) | 2002-03-05 | 2007-11-20 | Samsung Electronics Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
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