JP3382182B2 - Ｆｅｔ、ダイオード、バイポーラトランジスタおよび埋込抵抗を形成する方法 - Google Patents

Ｆｅｔ、ダイオード、バイポーラトランジスタおよび埋込抵抗を形成する方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には半導
体デバイスに関し、特にＳＯＩ（ｓｉｌｉｃｏｎｏｎ
ｉｎｓｕｌａｔｏｒ）技術で形成されるシリコン接合デ
バイスに関する。
【０００２】
【従来の技術】シリコンウエハ上に形成されるダイオー
ド，電界効果トランジスタ（ＦＥＴ），およびバイポー
ラトランジスタのような、一般的な従来技術のバルクシ
リコンは、近接した他のバルクシリコンから、および垂
直構造の非対称性から生ずる寄生効果の影響を受ける。
これらの寄生効果は、電圧制限とクロス−デバイス干渉
とを含んでいる。
【０００３】したがって、通常のバルク半導体プロセ
ス、特に、Ｐ型ＦＥＴ（ＰＦＥＴ）とＮ型ＦＥＴ（ＮＦ
ＥＴ）の両方を有する（一般的にＣＭＯＳと呼ばれる）
ＦＥＴプロセスは、寄生効果を局在化させおよび減少さ
せるための特定の構造を必要とする。これらの特別な構
造は、ガードリングと呼ばれる表面拡散部と、個々のド
ープされたウェル（Ｎウェルおよび／またはＰウェル）
と、埋込絶縁体とを与えることを含んでいる。
【０００４】ディスクリート・デバイス、すなわち個々
に形成され、パッケージされたトランジスタまたはダイ
オードは、一般に、これらの寄生効果はない。そのよう
なディスクリート・デバイスの一例は、ディスクリート
ＪＦＥＴである。ディスクリートＪＦＥＴは、ドープさ
れたシリコン・バー内に形成することができる。これ
は、シリコン・バーの対向端にコンタクトを、および対
向端の間に反対導電型の拡散リングを形成することによ
り行われる。しかし、これらのディスクリート・デバイ
スは、応用が制限され、モノリシック回路集積の利点が
ない。
【０００５】したがって、１つのチップ上で１つの回路
に集積できる個々に分離された半導体デバイスが必要と
される。
【０００６】
【発明が解決しようとする課題】この発明の目的は、シ
リコンデバイスの分離を改善することにある。
【０００７】この発明の他の目的は、集積回路デバイス
の分離を改善することにある。
【０００８】この発明のさらに他の目的は、デバイス密
度を減少させずに集積回路デバイスの分離を改善するこ
とにある。
【０００９】
【課題を解決するための手段】この発明は、１つ以上の
半導体デバイスが、同一回路内の他の半導体デバイスの
バルク効果から完全に分離される集積回路チップ、およ
びこのような集積回路チップを形成する方法である。デ
バイスは、抵抗のような受動素子、あるいはダイオー
ド，バイポーラトランジスタ，または電界効果トランジ
スタ（ＦＥＴ）のような能動素子とすることができる。
多層半導体基板が、好適にはシリコンおよび二酸化シリ
コンから形成される。導電領域すなわちチャネルが、１
つ以上の層内に形成される。ＦＥＴの場合、チャネル領
域の上側、および下側のシリコンが、垂直方向に対称な
デバイス特性を有する制御可能なゲートを与える。埋込
絶縁体層を付加して、個々のデバイスの下部ゲートを互
いに分離し、および垂直方向に積層され、分離された複
数のデバイスの作製を容易にすることができる。
【００１０】ＰＦＥＴデバイスおよびＮＦＥＴデバイス
を、空乏スタイルおよび蓄積スタイルにおいて、独立し
たドーピングプロファイルで形成できる。
【００１１】
【発明の実施の形態】以下、図面を参照して好適な実施
例を説明するが、図は正確な寸法比で示されているわけ
ではないことに留意されたい。図１において、好適な実
施例構造は、半導体ウエハ１００に、好適にはシリコン
に、酸素を注入することにより形成される。酸素は、そ
の後のアニールの際に、シリコンと反応し、埋込酸化物
（ＳｉＯ2 ）層１０２，１０４を形成する。このように
して、個々のシリコン層１０６，１０８，１１０が形成
され、酸化物層１０２，１０４により、互いに分離され
る。
【００１２】図１の構造は、３つの個々のシリコン層に
定める、２つの埋込酸化物層１０２，１０４を有するも
のとして示されているが、いかなる数の埋込酸化物層１
０２，１０４を形成することもできる。これは、複数の
酸素注入を使用して加熱処理し、多層構造を形成する、
例えば、ｎ個（ｎは正の整数）の酸素層を注入して、
（ｎ＋１）個のシリコン層を定めることにより行われ
る。
【００１３】さらに、図１の多層構造１００を形成する
好適な方法は、シリコン内に酸素を注入することである
が、多層構造１００は、任意の適当な方法によっても形
成することができる。例えば、１つの絶縁体（Ｓｉ
Ｏ2 ）層を、２つ以上のシリコンウエハの表面上に形成
できる。次に、これらの酸化されたウエハを、互いに接
合して、２つの厚いシリコン層１０６と１０８との間に
酸化物層１０２を挟むことができる。１つのシリコン層
１０８は、所望の厚さに研磨され、研磨面（図示せず）
は、酸化される。第３の酸化されたウエハが、新たに形
成された酸化物と接合され、第２の酸化物層１０４を形
成する。第３の酸化物層１０４上のシリコン層１１０
は、所望の厚さに研磨されて、図１の多層ウエハ１００
を形成する。
【００１４】層構造１００が作製されると、図２，図３
に示すように、好適な実施例のダイオードを、ウエハ１
００上に形成することができる。図２において、浅い溝
（トレンチ）１２０が、表面シリコン層１１０内に埋込
酸化物層１０４まで開口される。好適には、埋込酸化物
層１０４は、溝１２０のエッチングの際に、エッチング
・ストッパとして働く。次に、溝１２０は、酸化物で充
填され、酸化物は平坦化される。
【００１５】次に、図３において、深い溝（トレンチ）
１２２，１２４が、浅い溝１２０の両端に形成される。
深い溝１２２，１２４は、埋込酸化物層１０４および埋
込シリコン層１０８を通って、第２の埋込酸化物層１０
２まで延び、領域１２６を分離する。好適には、埋込シ
リコン層１０８は、Ｐ型またはＮ型に軽度ドープされ
る。マルチステップ・エッチングを用いて、深い溝１２
２，１２４をエッチングする。各埋込酸化物層１０４，
１０２は、シリコン層１１０，１０８のエッチングに対
するエッチング・ストッパとしてそれぞれ働く。
【００１６】ダイオード接合が、導電性材料で充填され
る深い溝１２２と１２４との間の領域１２６に形成され
る。１つの好適な実施例においては、１つの深い溝１２
２は、分離された領域１２６と同じ導電型、例えばＰ型
に重度ドープされたポリシリコンで充填される。次に、
他の溝１２４は、他の導電型、この例ではＮ型に重度ド
ープされたポリシリコンで充填される。ウエハは、深い
溝内のドープされたポリシリコンからのドーパントが、
分離領域１２６内に外方拡散してダイオード接合を形成
するのに十分に加熱される。
【００１７】第２の好適な実施例においては、深い溝１
２２，１２４を開口した後に、領域１２６の側壁１２８
が露出され、反対導電型のドーパントにより選択的にド
ープされる。ドーパントは、領域１２６に拡散して、ダ
イオードを形成する。次に、深い溝１２２，１２４は金
属で充填される。選択的に、ショットキーバリアダイオ
ードの形成を避けるために、側壁１２８のドーピング
は、オーミックコンタクトを形成するのに十分なレベル
である。
【００１８】この好適な実施例の変形においては、領域
１２６と同じ導電型のドーパントで重度ドープされたポ
リシリコンにより２つの深い溝１２２，１２４を充填す
ることにより、ダイオードの代わりに抵抗を形成するこ
とができる。あるいは、この実施例において、両側壁１
２８を、領域１２６と同じ導電型のドーパントで重度ド
ープでき、溝１２２，１２４を金属で充填できる。
【００１９】選択的に、さらに他の深い溝（図示せず）
を、好適な実施例のデバイスの外側に形成でき、絶縁体
で充填して、同一チップ上の他のデバイスから、または
同一回路内の他のデバイスさえからも、好適な実施例の
デバイスを完全に分離することができる。
【００２０】好適な実施例のバイポーラトランジスタ
が、図４，図５の層状ウエハ１００内に形成される。こ
の好適な実施例においては、図４に示すように、１対の
浅い溝１３０が、表面シリコン層１１０内に、埋込酸化
物層１０４まで開口される。埋込酸化物層１０４は、浅
い溝１３０のエッチングの際にエッチング・ストッパと
して働くことが好ましい。次に、浅い溝１３０は、酸化
物で充填され、酸化物は平坦化される。
【００２１】次に、図５において、深い溝１３２が、浅
い溝１３０の外側に形成される。深い溝１３２は、好適
な実施例のラテラルバイポーラトランジスタのエミッタ
およびコレクタの開口である。図２，図３の好適な実施
例のダイオードのように、深い溝１３２は、埋込酸化物
層１０４と埋込シリコン層１０８を通り、第２の埋込酸
化物層１０２まで延びて、領域１３４を分離している。
好適な実施例のダイオードのように、埋込層１０８は、
好適には、目的とするバイポーラトランジスタの型（例
えば、ＰＮＰまたはＮＰＮ）によって、Ｐ型もしくはＮ
型に軽度ドープされる。マルチステップ・エッチングを
用いて、深い溝１３２をエッチングする。各埋込酸化物
層１０４，１０２は、シリコン層１１０，１０８のエッ
チングに対するエッチング・ストッパとしてそれぞれ働
く。
【００２２】エミッタ領域およびコレクタ領域１３６
を、両方とも同じ導電型で同時に形成されることを除い
て、上記の好適な実施例の上にダイオード接合を形成す
るのと同じように、形成することができる。したがっ
て、領域１３４がＰ型であると、エミッタ領域およびコ
レクタ領域１３６の両方はＮ型であり、領域１３４がＮ
型であると、エミッタ領域およびコレクタ領域１３６の
両方はＰ型である。また、エミッタとコレクタ領域１３
６は、重度にドープされたポリシリコンで、深い溝１３
２を充填することにより形成できる。ドープされたポリ
シリコンは、外方拡散して拡散領域１３６を形成する。
あるいは、領域１３６は、側壁ドーピングにより形成で
き、深い溝は金属で充填される。
【００２３】最後に、浅い溝１３８が、溝１３２の間
に、表面シリコン層１１０および埋込酸化物層１０４を
通りベース領域１３４まで開口される。ベースコンタク
ト１４０が、ベース領域１３４内に形成され、浅い溝１
３８は、導電性材料により充填される。オーミックベー
スコンタクト領域１４０は、領域１３４と同じ導電型の
ドーパントで重度ドープされたポリシリコンで浅い溝１
３８を充填することにより、またはベース領域１４０に
同じ導電型のドーパントを注入し、浅い溝１３８を金属
で充填することにより形成できる。
【００２４】好適な実施例のダイオードと同じように、
さらに他の深い溝を設けて、周囲の構造とデバイスから
好適な実施例のバイポーラトランジスタをさらに分離す
ることができる。
【００２５】図６，図７において、好適な実施例のＦＥ
Ｔが、図１の層構造１００に形成される。図６の好適な
実施例のＦＥＴにおいては、１対の浅い溝１５０が、表
面シリコン層１１０内に埋込酸化物層１０４まで開口さ
れる。また、埋込酸化物層１０４は、浅い溝１５０のエ
ッチングの際にエッチング・ストッパとして働くことが
好ましい。次に、浅い溝１５０は、酸化物により充填さ
れ、酸化物は平坦化される。
【００２６】次に、図７において、深い溝１５２が、浅
い溝の１５０の外側に形成される。深い溝１５２は、好
適な実施例のＦＥＴのソース開口およびドレイン開口で
ある。深い溝１５２は、埋込酸化物層１０４と埋込シリ
コン層１０８とを通り、第２の埋込酸化物層１０２まで
延び、チャネル領域１５４を分離している。所望される
ＦＥＴの型によって、埋込層１０８は、好適には軽度ド
ープされたＰ型またはＮ型である。マルチステップ・エ
ッチングを用いて、深い溝１５２をエッチングする。各
埋込酸化物層１０４，１０２は、シリコン層１１０，１
０８のエッチングに対するエッチング・ストッパとして
それぞれ働く。
【００２７】下部ゲートコンタクトの深い溝１５６が、
深い溝１５２と同時に形成される。下部ゲートコンタク
ト溝１５６は、第２の埋込層１０２を通り、下部シリコ
ン層１０６までエッチングされる。選択的に、下部ゲー
トコンタクト溝１５６を下部シリコン層１０６内にエッ
チングでき、または下部シリコン層１０６を通りエッチ
ングできる。
【００２８】次に、ソース／ドレイン拡散部１５８が、
チャネル領域１５４の対向端に形成される。ソース／ド
レイン拡散部１５８は、前記の好適なバイポーラトラン
ジスタの実施例のエミッタおよびコレクタ領域１３６の
形成と同様に形成できる。したがって、チャネル領域１
５４がＰ型ならば、両方のソース拡散部およびドレイン
拡散部１５８はＮ型となり、チャネル領域１５４がＮ型
ならば、両方のソース拡散部およびドレイン拡散部１５
８はＰ型となる。また、ソース／ドレイン拡散部１５８
は、重度ドープされたポリシリコンで、深い溝１５２を
充填することにより形成できる。ドープされたポリシリ
コンは外方拡散し、拡散部１５８を形成する。あるい
は、拡散部１５８は、側壁ドーピングし、および金属で
充填される深い溝１５２内のチャネル領域１５４の端部
にドーパントを拡散することにより形成できる。
【００２９】ソース／ドレイン拡散部１５８が形成され
ると、下部ゲートコンタクト１５６’が、深い溝１５６
を通り、下部シリコン層１０６に形成される。下部ゲー
ト層１０６は、ゲートが導体となるように、チャネル領
域１５４よりもかなり高いドーパント濃度にドープされ
る。ゲートが十分に導電性となるようにドープされるな
らば、下部ゲート層１０６をいかなる導電型のドーパン
トでもドープできる。この下部ゲートコンタクト１５
６’は、下部シリコン層１０６とオーミックコンタクト
を形成する重度ドープされたポリシリコンで深い溝１５
６を充填することにより形成でき、あるいは下部シリコ
ン層１０６の露出された表面を重度ドーピングし、深い
溝１５２を金属で充填することにより形成できる。
【００３０】下部ゲートコンタクト１５６’形成と同時
に、または下部ゲートコンタクト１５６’形成後に、上
部ゲートコンタクト１６０が、上部ゲート領域１６２に
形成される。上部ゲート領域１６２の一部を重度ドープ
して、オーミックコンタクトを形成することができる。
次に、金属配線またはコンタクトスタッドが、ソース／
ドレインコンタクト１６４，下部ゲートコンタクト１６
６，および上部ゲートコンタクト１６０の４つのデバイ
ス端子上に形成される。
【００３１】このようにして好適な実施例のＦＥＴは、
そのチャネル上および下の両方に１対のゲート１６２，
１０６を有している。好適な実施例のＦＥＴのこのゲー
ト対は、従来技術のデバイスの垂直の構造の非対称性を
排除する。
【００３２】図８〜図１２に、好適な実施例のＦＥＴを
形成する、第１の他の実施例の方法を示す。このＦＥＴ
は、少なくとも１つの埋込酸化物層１７０と、その結
果、少なくとも１つのシリコン層１７２とをさらに有し
ている。この第１の他の実施例の方法において、図８の
表面層１１０は、上部ゲート１７４を定めるために選択
的に除去される。上部酸化物層１０４は、エッチング・
ストッパとして働く。次に、図９において、下部ゲート
コンタクト溝１７６が、選択的に上部酸化物層１０４と
チャネル層１０８とを通り下部酸化物層１０２まで、部
分的にエッチングされる。図１０において、開口された
溝は、酸化物１７８により充填され、表面１８０は平坦
化される。
【００３３】次に、図１１において、充填酸化物１７８
はパターニングされ、溝１８２が開口されるまで、シリ
コンに対して選択的に方向性エッチングされる。溝１８
２は、充填酸化物１７８を通り、ソース／ドレイン領域
内のチャネル層１０８まで延びる。下部ゲート層１０６
までの下部ゲートコンタクト溝１８４が、溝１８２の開
口と同時に開口される。酸化物スペーサ１７８’が、下
部ゲートコンタクト溝１８４とソース／ドレイン溝１８
２との間に残留し、酸化物が、各溝１８２，１８４に接
する。ソース／ドレイン領域内のシリコン層１０８が、
溝１８２を経て露出され、および下部ゲートコンタクト
溝１８４内の下部ゲート層１０６が溝１８４を経て露出
されると、シリコン層１０６，１０８の露出部分は、そ
れぞれ、下側の埋込酸化物層１０２，１７０まで、特定
方向にエッチングされる。
【００３４】最後に、図１２において、ソース／ドレイ
ン拡散部１８６および下部ゲートコンタクト１８８が形
成され、および溝１８２，１８４は、それぞれ導電性材
料１９０，１９２で充填される。ソース／ドレイン拡散
部１８６および下部ゲートコンタクト１８８は、重度ド
ープされたポリシリコン１９０，１９２で、開口された
溝１８２，１８４を充填することにより形成できる。ド
ープされたポリシリコン１９０，１９２は、外方ドーピ
ングにより拡散部１８６とオーミックコンタクト１８８
とを形成する。
【００３５】あるいは、シリコン層１０６，１０８の露
出された側壁が、後のアニール工程の際にソース／ドレ
イン拡散部１８６を形成するように十分にドープされ
る。オーミックコンタクト１８８が形成後には、アニー
ル工程後もオーミックは保持される。この拡散部／コン
タクト形成後には、開口された溝１８２，１８４が、金
属１９０，１９２で充填される。上部ゲートコンタクト
１９４は、オーミックコンタクト１８８と同時に形成で
き、またオーミックコンタクトとなるように形成され
る。重度ドープされたポリシリコンまたは金属のような
導電性材料１９０，１９２で開口溝が充填されると、好
ましくは金属よりなる導電性キャップまたはスタッド１
９６が、後の接続のために形成される。
【００３６】図１３〜図１７に、好適な実施例のＦＥＴ
を形成する第２の他の実施例の方法を示す。まず初め
に、図１３において、浅い溝２００，２０２，２０４
が、上部シリコン層１１０を通り、上部埋込酸化物層１
０４までエッチングされる。浅い溝２０４内に露出され
た埋込酸化物層を選択的に除去した後に、シリコンエッ
チングを第２の埋込酸化物層１０２に達するまで続け、
図１４の深い溝２０４’を形成する。次に、図１５にお
いて、コンフォーマルな酸化物層２０６が、図１４の構
造上に形成される。
【００３７】次に、図１６において、溝２００，２０
２，２０４’の底部から酸化物が除去され、シリコン層
１０８，１０６をそれぞれ露出する。層１０８の露出部
分は、下部埋込層１０２に達するまで、方向性エッチン
グされる。この時、側壁２０８と下部ゲートコンタクト
領域２１０とが、露出される。
【００３８】次に、図１７において、ソース／ドレイン
拡散部２１２と下部ゲートコンタクト２１４とが形成さ
れ、溝２００，２０２，２０４’は、導電性材料２１
６，２１８，２２０でそれぞれ充填される。ソース／ド
レイン拡散部２１２と下部ゲートコンタクト２１４と
は、重度ドープされたポリシリコン２１６，２１８，２
２０で、開口された溝２００，２０２，２０４’を充填
することにより形成できる。これらの重度ドープされた
ポリシリコンは、外方拡散により拡散部２１２およびオ
ーミックコンタクト２１４を形成する。あるいは、シリ
コン層１０８の露出された側壁は、後に続くアニール工
程の際にソース／ドレイン拡散部２１２が形成されるよ
うに十分にドープされる。オーミックコンタクト２１４
は、下部ゲート層１０８内に形成され、アニール工程後
にオーミックを保持する。この後に、開口された溝２０
０，２０２，２０４’が、金属２１６，２１８，２２０
で充填される。
【００３９】ゲート２２２に開口を形成でき、上部ゲー
トコンタクト２２４を、オーミックコンタクト２１４と
同時に形成できる。上部ゲートコンタクト２２４は、ま
た、オーミックコンタクトとなるように形成される。上
部ゲートコンタクト２２４が形成され、および溝２０
０，２０２，２０４’が、重度ドープされたポリシリコ
ンまたは金属のような導電性材料２１６，２１８，２２
０で充填されると、好適には金属よりなる導電性キャッ
プまたはスタッド２２６が、その後の接続のために形成
される。
【００４０】この発明を好適な実施例によって説明した
が、当業者は、この発明の趣旨および範囲内で変更態様
を実行できることがわかるであろう。
【図面の簡単な説明】
【図１】好適な実施例の多層半導体構造の断面図であ
る。
【図２】図１の層構造に形成される好適な実施例のダイ
オードを示す図である。
【図３】図１の層構造に形成される好適な実施例のダイ
オードを示す図である。
【図４】図１の層構造に形成される好適な実施例のバイ
ポーラトランジスタを示す図である。
【図５】図１の層構造に形成される好適な実施例のバイ
ポーラトランジスタを示す図である。
【図６】図１の層構造に形成される好適な実施例のＦＥ
Ｔを示す図である。
【図７】図１の層構造に形成される好適な実施例のＦＥ
Ｔを示す図である。
【図８】少なくとも１つの付加的な埋込酸化物層と、少
なくとも１つの付加的なシリコン層とを有する好適な実
施例のＦＥＴを形成する第１の他の実施例の方法を示す
図である。
【図９】少なくとも１つの付加的な埋込酸化物層と、少
なくとも１つの付加的なシリコン層とを有する好適な実
施例のＦＥＴを形成する第１の他の実施例の方法を示す
図である。
【図１０】少なくとも１つの付加的な埋込酸化物層と、
少なくとも１つの付加的なシリコン層とを有する好適な
実施例のＦＥＴを形成する第１の他の実施例の方法を示
す図である。
【図１１】少なくとも１つの付加的な埋込酸化物層と、
少なくとも１つの付加的なシリコン層とを有する好適な
実施例のＦＥＴを形成する第１の他の実施例の方法を示
す図である。
【図１２】少なくとも１つの付加的な埋込酸化物層と、
少なくとも１つの付加的なシリコン層とを有する好適な
実施例のＦＥＴを形成する第１の他の実施例の方法を示
す図である。
【図１３】好適な実施例のＦＥＴを形成する第２の他の
実施例の方法を示す図である。
【図１４】好適な実施例のＦＥＴを形成する第２の他の
実施例の方法を示す図である。
【図１５】好適な実施例のＦＥＴを形成する第２の他の
実施例の方法を示す図である。
【図１６】好適な実施例のＦＥＴを形成する第２の他の
実施例の方法を示す図である。
【図１７】好適な実施例のＦＥＴを形成する第２の他の
実施例の方法を示す図である。
【符号の説明】
１０２，１０４，１７０ 埋込酸化物層 １０６，１０８，１１０，１７２ シリコン層 １２０，１３０，１５０，２００，２０２，２０４ 浅
い溝 １２２，１２４，１３２，１５２，２０４’ 深い溝 １２６，１３４ 分離領域 １２８ 側壁 １３８ 浅い溝 １３６ エミッタ，コレクタ領域 １５８，１８６，２１２ ソース／ドレイン拡散部 １５６’，１８８ オーミックコンタクト １６４，１７６，１８４，２１４ 下部ゲートコンタク
ト １６０，１７４ 上部ゲートコンタクト １７８ 酸化物 １７８’ 酸化物スペーサ １８０ 埋め込まれた酸化物表面 １８２ ソース／ドレイン溝 １９０，１９２，２１６，２１８，２２０ 導電性材料 １９４ ゲートコンタクト １９６ 導電性キャップ ２０６ コンフォーマル酸化物層 ２２４ 上部ゲートコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72 21/76 Ｄ (56)参考文献 特開 平４−94165（ＪＰ，Ａ) 特開 平７−335894（ＪＰ，Ａ) 特開 平７−106337（ＪＰ，Ａ) 特開 平７−86532（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/12 H01L 29/786 H01L 21/336 H01L 29/70 - 29/737 H01L 21/33 - 21/331 H01L 29/86 - 29/94 H01L 21/329 H01L 27/04 H01L 21/822

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】ＦＥＴを形成する方法において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層、第３の半導体層を上から順に配置した 基
    板を準備する工程と、 前記第１の半導体層内に、複数の第１の開口を形成し、
    前記第１の開口間の前記第１の半導体層を第１のゲート
    とする工程と、 前記第１の開口内に誘電体を設ける工程と、 前記第１、第２の半導体層および前記第１の誘電体層を
    通り、前記第１の開口に隣接して、第２の開口を形成す
    る工程と、 前記第２の開口を形成する工程の後、前記第２の半導体
    層に前記ＦＥＴの拡散領域を形成する工程と、 前記第２の開口内に、前記第２の半導体層と電気的に接
    触する導電性材料を設ける工程と、 を含むことを特徴とするＦＥＴを形成する方法。
  2. 【請求項２】前記第１、第２の半導体層および前記第
    １、第２の誘電体層を通る第３の開口を形成する工程
    と、前記第３の開口内に、 前記第３の半導体層と電気的に接
    触する導電性材料を設ける工程とをさらに含み、 前記第１のゲートの下側の前記第３の半導体層を第２の
    ゲートとする、 ことを特徴とする請求項１記載のＦＥＴを形成する方
    法。
  3. 【請求項３】前記第１、第２、第３の半導体層および前
    記第１、第２の誘電体層を通り、前記第３の半導体層の
    下にある第３の誘電体層に至る第４の開口を形成する工
    程と、 前記ＦＥＴを隣接するＦＥＴから分離するために、前記
    第４の開口内に誘電体を設ける工程と、 をさらに含むことを特徴とする請求項２記載のＦＥＴを
    形成する方法。
  4. 【請求項４】ＦＥＴを形成する方法において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層、第３の半導体層を上から順に配置した 基
    板を準備する工程と、 前記第１の半導体層を通り、前記第１の誘電体層に至る
    複数の第１の溝を形成する工程と、 前記複数の第１の溝のうちの１つ以上の第１の溝内に、
    前記第２の半導体層を通り、前記第２の誘電体層に至る
    第２の溝を形成する工程と、 前記基板上と前記溝の側壁に沿って、誘電体層を形成す
    る工程と、前 記第１の溝および前記第２の溝の底部から誘電体を除
    去し、前記第２の半導体層および第３の半導体層を露出
    する工程と、露 出された前記第２の半導体層をエッチングし、前記第
    ２の半導体層を分離する工程と、 前記分離された第２の半導体層の対向端に、前記ＦＥＴ
    の拡散領域を形成する工程と、前記第１の溝内に、 前記拡散領域と電気的に接触する導
    電性材料を設ける工程とを含み、前記第１の溝の間の前
    記第１の半導体層を上部ゲートとする、 ことを特徴とするＦＥＴを形成する方法。
  5. 【請求項５】前記第２の溝内に、前記第３の半導体層と
    電気的に接触する導電性材料を設ける工程を含み、前記
    上部ゲートの下側の前記第３の半導体層を下部ゲートと
    することを特徴とする請求項４記載のＦＥＴを形成する
    方法。
  6. 【請求項６】前記第１、第２、第３の半導体層および前
    記第１、第２の誘電体層を通り、前記第３の半導体層の
    下にある第３の誘電層に至る第３の溝を形成する工程
    と、 前記第３の溝内に分離誘電体を設ける工程とをさらに含
    み、前記分離誘電体は、前記ＦＥＴを隣接するＦＥＴか
    ら分離することを特徴とする請求項５記載のＦＥＴを形
    成する方法。
  7. 【請求項７】ＦＥＴを形成する方法において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層、第３の半導体層、第３の誘電体層、第４
    の半導体層を上から順に配置した 基板を準備する工程
    と、 前記第１の半導体層を通り、前記第１の誘電体層に至る
    複数の第１の溝を形成する工程と、 前記複数の第１の溝のうちの１つ以上の第１の溝内に、
    前記第２の半導体層を通り、前記第２の誘電体層に至
    る、前記第１の溝よりも狭い第２の溝を形成する工程
    と、 前記第１の溝および前記第２の溝を誘電体材料で充填す
    る工程と、 前記第１の溝および前記第２の溝の下側の半導体層が露
    出されるまで誘電体を除去する工程と、 露出された前記半導体層をエッチングすることにより、
    前記第１の溝の下側の前記第２の半導体層を通り、第２
    の誘電体層に至る第３の溝と、前記第２の溝の下側の前
    記第３の半導体層を通り、第３の誘電体層に至る第４の
    溝とを形成して、隣り合う１対の前記第１の溝の間の前
    記第２の半導体層を分離する工程と、 前記分離された第２の半導体層の対向端にＦＥＴの拡散
    領域を形成する工程と、 前記第１、第２、第３の溝内に導電性材料を設ける工程
    とを含み、 前記第１の溝の間の前記第１の半導体層を上部ゲートと
    する、 ことを特徴とするＦＥＴを形成する方法。
  8. 【請求項８】前記第４の溝内に、導電性材料を設ける工
    程をさらに含み、前記上部ゲートの下側の前記第３の半
    導体層を下部ゲートとすることを特徴とする請求項７記
    載のＦＥＴを形成する方法。
  9. 【請求項９】層状半導体ウエハ内にダイオードを形成す
    る方法において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層を上から順に配置した ウエハを準備する工
    程と、 前記第１の半導体層を通り、前記第１の誘電体層に至る
    第１の溝を形成する工程と、 前記第１の溝を誘電体材料で充填する工程と、 前記充填された第１の溝に隣接し、前記第１の半導体
    層、第１の誘電体層、第２の半導体層を通り、前記第２
    の誘電体層に至る１対の第２の溝を形成して、前記第２
    の半導体層を分離する工程と、 前記分離された第２の半導体層の対向端に、それぞれ異
    なる導電型のドーパントをドープする工程と、 前記第２の溝を導電性材料で充填する工程と、 を含むことを特徴とするダイオードを形成する方法。
  10. 【請求項１０】バイポーラトランジスタを形成する方法
    において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層を上から順に配置した ウエハを準備する工
    程と、 前記第１の半導体層を通り前記第１の誘電体層に至る複
    数の第１の溝を形成する工程と、 前記複数の第１の溝を誘電体材料で充填する工程と、前記充填された隣り合う１対の第１の溝の外側にあり、
    かつ隣り合う１対の第１の溝に隣接し、前記第１の半導
    体層、第１の誘電体層、第２の半導体層を通り、前記第
    ２の誘電体層に至る複数の第２の溝を形成して、前記第
    ２の半導体層を分離 する工程と、 前記分離された第２の半導体層の対向端にドーパントを
    ドープする工程と、 前記ドープされた領域間の第２の半導体層を露出するた
    めに、各前記隣り合う１対の第１の溝の間にベース溝を
    開口する工程と、 前記ベース溝内にベースコンタクトを形成する工程と、 を含むことを特徴とするバイポーラトランジスタを形成
    する方法。
  11. 【請求項１１】層状半導体ウエハ内に埋込抵抗を形成す
    る方法において、第１の半導体層、第１の誘電体層、第２の半導体層、第
    ２の誘電体層を上から 順に配置した ウエハを準備する工
    程と、 前記第１の半導体層を通り、前記第１の誘電体層に至る
    第１の溝を形成する工程と、 前記第１の溝を誘電体材料で充填する工程と、 前記充填された第１の溝に隣接し、前記第１の半導体
    層、第１の誘電体層、第２の半導体層を通り、前記第２
    の誘電体層に至る１対の第２の溝を形成し、前記第２の
    半導体層を分離する工程と、 前記分離された第２の半導体層の対向端にドーパントを
    ドープする工程と、 前記第２の溝を導電性材料で充填する工程と、 を含むことを特徴とする埋込抵抗を形成する方法。
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