CN116403902B - 一种垂直双极性结型晶体管及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 61
- 239000010703 silicon Substances 0.000 claims abstract description 61
- 238000002955 isolation Methods 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 327
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000002360 preparation method Methods 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000009279 wet oxidation reaction Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003321 amplification Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 70
- 238000010586 diagram Methods 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明提供一种垂直型双极性结型晶体管及其制作方法，该方法包括以下步骤：提供一基底，基底包括自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及器件层，将器件层转变为绝缘介质层，形成第一、第二沟槽于绝缘介质层中，形成第三、第四沟槽于第二绝缘层中，形成第一、第二隔离带于中间层中，掺杂得到中间层功能区，形成第一、第二集电区，形成发射区及基区。本发明的制作方法起始于双绝缘层基底，例如可以是双绝缘层上硅晶圆，通过合理分布基区、集电区及发射区，解决了全耗尽SOI垂直双极性结型晶体管集成的问题。本发明的晶体管中采用双层绝缘层的隔离，使得器件可以稳定工作，不会影响别的器件，同时可以实现很好的双极放大。
Description
技术领域
本发明属于半导体技术领域，涉及一种垂直双极性结型晶体管及其制作方法。
背景技术
双极性结型晶体管（Bipolar junction transistor，BJT）俗称三极管，是一种具有三个终端的电子器件，由三部分掺杂程度不同的半导体制成，晶体管中的电荷流动主要是由于载流子在PN结处的扩散作用和漂移运动。这种晶体管的工作，同时涉及电子和空穴两种载流子的流动，因此它被称为双极性的，所以也称双极性载流子晶体管。BJT最基本的功能就是开关，通过在基极施加小电流，可以获得更大的电流在集电极/发射极之间通过。随着新能源汽车、智能电网、移动通讯等产业的飞速发展，大电流的高压开关电路越来越受到重视，亟需一种集成型BJT。
目前，由于SOI（Silicon-On-Insulator，绝缘体上硅）高的隔离性，被认为是提高集成度的有效技术之一。通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽FD（FullyDepleted）结构和厚膜部分耗尽PD（Partially Depleted）结构。全耗尽型与部分耗尽型相比，由于具有良好的等比例缩小特性，近于理想的亚阈摆幅，高跨导以及浮体效应较小等突出优点，在高速、低压、低功耗模拟电路、数模混合电路等应用方面受到了特别重视。然而，由于超薄的器件层，全耗尽SOI技术很难实现高性能的BJT。
因此，如何提供新的结构设计及制作方法以实现基于全耗尽SOI集成高性能BJT，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直双极性结型晶体管及其制作方法，用于解决现有技术中难以基于全耗尽SOI技术实现高性能垂直型BJT集成的问题。
为实现上述目的及其他相关目的，本发明提供一种垂直型双极性结型晶体管的制作方法，包括以下步骤：
提供一基底，所述基底包括自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及器件层；
将所述器件层转变为绝缘介质层；
形成间隔设置的第一沟槽与第二沟槽于所述绝缘介质层中，所述第一沟槽与所述第二沟槽均垂向贯穿所述绝缘介质层以显露所述第二绝缘层的顶面；
形成间隔设置的第三沟槽与第四沟槽于所述第二绝缘层中，所述第三沟槽与所述第四沟槽均垂向贯穿所述绝缘介质层以显露所述中间层的顶面，其中，所述第三沟槽位于所述第一沟槽的开口范围内且所述第三沟槽的侧壁与所述第一沟槽的侧壁相互错开，所述第四沟槽位于所述第二沟槽的开口范围内；
形成间隔设置的第一隔离带与第二隔离带于所述中间层中，所述第一隔离带与所述第二隔离带均垂向贯穿所述中间层以在所述中间层中分隔出中间层预备功能区，所述中间层预备功能区远离所述第二隔离带的一侧壁位于所述第三沟槽的开口范围内并与所述第三沟槽的侧壁相互错开，所述中间层预备功能区远离所述第一隔离带的一侧壁位于所述第四沟槽的开口范围内并与所述第四沟槽的侧壁相互错开；
对所述中间层预备功能区进行第一导电类型掺杂以得到中间层功能区；
形成第一导电类型的第一膜层于所述第三沟槽中以得到第一集电区，形成第一导电类型的第二膜层于所述第四沟槽中以得到第二集电区；
形成第二导电类型的第三膜层于所述第一沟槽中，形成第四膜层于所述第二沟槽中；
对所述第三膜层的两端区域进行第一导电类型掺杂以得到发射区，所述第三膜层夹设于所述发射区之间的区域作为基区。
可选地，还包括以下步骤：对所述发射区远离所述基区的两端区域进行第一导电类型掺杂以得到发射极接触区，对所述第四膜层进行第一导电类型掺杂以得到集电极接触区，对所述基区的中间区域进行第二导电类型掺杂以得到基极接触区。
可选地，还包括以下步骤：于所述发射极接触区的上表层、所述集电极接触区的上表层及所述基极接触区的上表层形成硅化物层。
可选地，所述衬底层包括未掺杂的硅层，所述第一绝缘层包括氧化硅层，所述中间层包括未掺杂的硅层，所述第二绝缘层包括氧化硅层，所述器件层包括未掺杂的硅层。
可选地，将所述器件层转变为绝缘介质层的方法包括：通过湿法氧化法将所述器件层转变为氧化硅层。
可选地，形成所述第一隔离带与所述第二隔离带的方法包括对所述中间层进行选择性氧化。
可选地，形成第一导电类型的第一膜层于所述第三沟槽中，形成第一导电类型的第二膜层于所述第四沟槽中包括以下步骤：
形成第一硅膜层于所述第三沟槽中，形成第二硅膜层于所述第四沟槽中；
对所述第一硅膜层进行第一导电类型离子注入以得到所述第一膜层，对所述第二硅膜层进行第一导电类型离子注入以得到所述第二膜层。
可选地，形成第二导电类型的第三膜层于所述第一沟槽中，形成第四膜层于所述第二沟槽中包括以下步骤：
形成第三硅膜层于所述第一沟槽中，形成第四硅膜层于所述第二沟槽中以得到所述第四膜层；
对所述第三硅膜层进行第二导电类型离子注入以得到所述第三膜层。
可选地，所述第一导电类型为P型或N型，所述第二导电类型与所述第一导电类型相反。
可选地，所述基底的形成包括两次智能剥离。
本发明还提供一种垂直型双极性结型晶体管，包括：
自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及绝缘介质层；
第一隔离带与第二隔离带，间隔设置于所述中间层中，所述第一隔离带与所述第二隔离带均垂向贯穿所述中间层以在所述中间层中分隔出第一导电类型的中间层功能区；
第一集电区与第二集电区，间隔设置于所述第二绝缘层中，所述第一集电区位于所述第一隔离带的上表面并延伸至所述中间层功能区的上表面，所述第二集电区位于所述第二隔离带的上表面并延伸至所述中间层功能区的上表面；
基区，位于所述绝缘介质层中并位于所述第一集电区的上表面；
发射区，位于所述绝缘介质层中并位于所述基区的两端。
可选地，还包括：
发射极接触区，位于所述绝缘介质层中并位于所述发射区远离所述基区的两端；
集电极接触区，位于所述绝缘介质层中并位于所述第二集电区的上表面；
基极接触区，位于所述基区的中间区域。
可选地，所述发射极接触区的上表层、所述集电极接触区的上表层及所述基极接触区的上表层均设有硅化物层。
可选地，所述衬底层包括未掺杂的硅层，所述第一绝缘层包括氧化硅层，所述中间层包括未掺杂的硅层，所述第二绝缘层包括氧化硅层，所述绝缘介质层包括氧化硅层。
可选地，所述第一导电类型为P型或N型。
如上所述，本发明的垂直双极性结型晶体管的制作方法起始于双绝缘层基底，例如可以是双绝缘层上硅晶圆，通过合理分布基区、集电区及发射区，解决了全耗尽SOI垂直双极性结型晶体管集成的问题。本发明的垂直双极性结型晶体管中采用双层绝缘层的隔离，使得器件可以稳定工作，不会影响别的器件，同时可以实现很好的双极放大。
附图说明
图1显示为本发明的垂直型双极性结型晶体管的制作方法于实施例一中的工艺流程图。
图2显示为本发明实施例一中提供的基底的结构示意图。
图3显示为本发明实施例一中将器件层转变为绝缘介质层后所呈现的结构示意图。
图4显示为本发明实施例一中形成间隔设置的第一沟槽与第二沟槽于绝缘介质层中后所呈现的结构示意图。
图5显示为本发明实施例一中形成间隔设置的第三沟槽与第四沟槽于第二绝缘层中后所呈现的结构示意图。
图6显示为本发明实施例一中形成间隔设置的第一隔离带与第二隔离带于中间层中后所呈现的结构示意图。
图7显示为本发明实施例一中对中间层预备功能区进行第一导电类型掺杂以得到中间层功能区后所呈现的结构示意图。
图8显示为本发明实施例一中形成第一硅膜层于第三沟槽中，形成第二硅膜层于第四沟槽中后所呈现的结构示意图。
图9显示为本发明实施例一中对第一硅膜层进行第一导电类型离子注入以得到第一膜层，对第二硅膜层进行第一导电类型离子注入以得到第二膜层后所呈现的结构示意图。
图10显示为本发明实施例一中形成第三硅膜层于第一沟槽3中，形成第四硅膜层于第二沟槽中后所呈现的结构示意图。
图11显示为本发明实施例一中对第三硅膜层进行第二导电类型离子注入以得到第三膜层后所呈现的结构示意图。
图12显示为本发明实施例一中对第三膜层的两端区域进行第一导电类型掺杂以得到发射区后所呈现的结构示意图。
图13显示为本发明实施例一中对发射区远离基区的两端区域进行第一导电类型掺杂以得到发射极接触区，对第四膜层进行第一导电类型掺杂以得到集电极接触区后所呈现的结构示意图。
图14显示为本发明实施例一中对基区的中间区域进行第二导电类型掺杂以得到基极接触区后所呈现的结构示意图。
图15显示为本发明的垂直型双极性结型晶体管于实施例二中的剖面结构示意图。
元件标号说明：1 基底，101 衬底层，102 第一绝缘层，103 中间层，104 第二绝缘层，105 器件层，2 绝缘介质层，3 第一沟槽，4 第二沟槽，5 第三沟槽，6 第四沟槽，7 第一隔离带，8 第二隔离带，9 中间层功能区，9a 中间层预备功能区，10 第一膜层，10a 第一硅膜层，11 第二膜层，11a 第二硅膜层，12 第三膜层，12a 第三硅膜层，13 第四膜层，14 发射区，15 基区，16 发射极接触区，17 集电极接触区，18 基极接触区，19 第一集电区，20第二集电区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种垂直型双极性结型晶体管的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一基底，所述基底包括自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及器件层；
S2：将所述器件层转变为绝缘介质层；
S3：形成间隔设置的第一沟槽与第二沟槽于所述绝缘介质层中；
S4：形成间隔设置的第三沟槽与第四沟槽于所述第二绝缘层中；
S5：形成间隔设置的第一隔离带与第二隔离带于所述中间层中；
S6：对所述中间层预备功能区进行第一导电类型掺杂以得到中间层功能区；
S7：形成第一导电类型的第一膜层于所述第三沟槽中以得到第一集电区，形成第一导电类型的第二膜层于所述第四沟槽中以得到第二集电区；
S8：形成第二导电类型的第三膜层于所述第一沟槽中，形成第二导电类型的第四膜层于所述第二沟槽中；
S9：对所述第三膜层的两端区域进行第一导电类型掺杂以得到发射区，所述第三膜层夹设于所述发射区之间的区域作为基区。
需要说明的是，本实施例的制作方法不仅适用于制作NPN型BJT（对应于第一导电类型为N型，第二导电类型为相反的P型），也适用于制作PNP型BJT（对应于第一导电类型为P型，第二导电类型为相反的N型）。
首先请参阅图2，执行所述步骤S1：提供一基底1，所述基底1包括自下而上依次层叠的衬底层101、第一绝缘层102、中间层103、第二绝缘层104及器件层105。
具体的，所述基底1具有所述第一绝缘层102及所述第二绝缘层104，即所述基底1为双绝缘层基底。本实施例中，所述基底1可选用双绝缘层上硅晶圆，其中，所述衬底层101包括未掺杂的硅层，所述第一绝缘层102包括氧化硅层，所述中间层103包括未掺杂的硅层，所述第二绝缘层104包括氧化硅层，所述器件层105包括未掺杂的硅层。
作为实施例，可通过两次智能剥离形成所述基底1。其中，智能剥离技术是通过向硅片注入氢离子制备绝缘体上硅的技术，国际上绝缘体上硅材料的主流制备技术，主要工艺步骤有：（1）利用氢离子注入在硅片中形成气泡层；（2）将注氢片与另一支承片键合（两个硅片之间至少一片的表面要有热氧化二氧化硅覆盖层）；（3） 适当的热处理使注氢片从气泡层处完整裂开，形成绝缘体上硅结构；（4）对表面进行化学机械抛光，去掉残留损伤，为器件制备提供光滑表面。
再请参阅图3，执行所述步骤S2：将所述器件层105转变为绝缘介质层2。
具体的，本实施例中，通过湿法氧化法将硅材质的所述器件层105转变为氧化硅层。
再请参阅图4，执行所述步骤S3：形成间隔设置的第一沟槽3与第二沟槽4于所述绝缘介质层2中。
具体的，所述第一沟槽3与所述第二沟槽4均垂向贯穿所述绝缘介质层2以显露所述第二绝缘层104的顶面。
具体的，本实施例中，选用氢氟酸（HF）刻蚀氧化硅材质的所述绝缘介质层2的预设区域以得到所述第一沟槽3与所述第二沟槽4。所述第一沟槽3与所述第二沟槽4的开口尺寸及间隔距离可以根据实际需要进行调整。
再请参阅图5，执行所述步骤S4：形成间隔设置的第三沟槽5与第四沟槽6于所述第二绝缘层104中。
具体的，所述第三沟槽5与所述第四沟槽6均垂向贯穿所述绝缘介质层2以显露所述中间层103的顶面，其中，所述第三沟槽5位于所述第一沟槽3的开口范围内且所述第三沟槽5的侧壁与所述第一沟槽3的侧壁相互错开，所述第四沟槽6位于所述第二沟槽4的开口范围内。
作为示例，利用掩膜版，通过光刻、氢氟酸刻蚀得到预设位置及预设开口尺寸的所述第三沟槽5与所述第四沟槽6。
需要进一步说明的是，所述第三沟槽5位于所述第一沟槽3的开口范围内且所述第三沟槽5的侧壁与所述第一沟槽3的侧壁相互错开是指所述第一沟槽3的开口尺寸大于所述第三沟槽5的开口尺寸，且所述第三沟槽5与所述第一沟槽3构成一对相对设置的台阶。
需要进一步说明的是，所述第四沟槽6位于所述第二沟槽4的开口范围内是指在制作过程中所述第四沟槽6是从所述第二沟槽4的底面开始开口并往下延伸，但由于工艺限制，此处不严格限定所述第四沟槽6的侧壁与所述第二沟槽4的侧壁完全对齐。
再请参阅图6，执行所述步骤S5：形成间隔设置的第一隔离带7与第二隔离带8于所述中间层中，所述第一隔离带7与所述第二隔离带8均垂向贯穿所述中间层103以在所述中间层103中分隔出中间层预备功能区9a，所述中间层预备功能区9a远离所述第二隔离带8的一侧壁位于所述第三沟槽5的开口范围内并与所述第三沟槽5的侧壁相互错开，所述中间层预备功能区9a远离所述第一隔离带7的一侧壁位于所述第四沟槽6的开口范围内并与所述第四沟槽6的侧壁相互错开。
具体的，本实施例中，通过对硅材质所述中间层103进行选择性氧化以得到氧化硅材质的所述第一隔离带7与所述第二隔离带8。
需要进一步说明的是，所述中间层预备功能区9a远离所述第二隔离带8的一侧壁位于所述第三沟槽5的开口范围内并与所述第三沟槽5的侧壁相互错开，所述中间层预备功能区9a远离所述第一隔离带7的一侧壁位于所述第四沟槽6的开口范围内并与所述第四沟槽6的侧壁相互错开具体是指：（1）所述第一隔离带7形成于所述第三沟槽5下方并与所述第三沟槽5一侧的所述第二绝缘层104相接，且在所述第三沟槽5指向所述第四沟槽6的方向上，所述第三沟槽5的底面依次由所述第一隔离带7的上表面及所述中间层预备功能区9a的上表面连接而成；（2）所述第二隔离带8形成于所述第四沟槽6下方并与所述第四沟槽6一侧的所述第二绝缘层104相接，且在所述第三沟槽5指向所述第四沟槽6的方向上，所述第四沟槽6的底面依次由所述中间层预备功能区9a的上表面及所述第二隔离带8的上表面连接而成。
再请参阅图7，执行所述步骤S6：对所述中间层预备功能区9a进行第一导电类型掺杂以得到中间层功能区9。
作为示例，对于NPN型BJT，在所述中间层预备功能区9a中选择性注入As，掺杂浓度范围是1e18cm-3~5e18cm-3；对于PNP型BJT，在所述中间层预备功能区9a中选择性注入B，掺杂浓度范围是1e18cm-3~5e18cm-3。
再请参阅图8至图9，执行所述步骤S7：形成第一导电类型的第一膜层10于所述第三沟槽5中以得到第一集电区，形成第一导电类型的第二膜层11于所述第四沟槽6中以得到第二集电区。
作为示例，如图8所示，先采用化学气相沉积法、物理气相沉积法或其它合适的方法形成第一硅膜层10a于所述第三沟槽5中，形成第二硅膜层11a于所述第四沟槽6中；如图9所示，再对所述第一硅膜层10a进行第一导电类型离子注入以得到所述第一膜层10，即所述第一集电区，对所述第二硅膜层11a进行第一导电类型离子注入以得到所述第二膜层11，即所述第二集电区。
再请参阅图10至图11，执行所述步骤S8：形成第二导电类型的第三膜层12于所述第一沟槽3中，形成第四膜层13于所述第二沟槽4中。
作为示例，如图10所示，先采用化学气相沉积法、物理气相沉积法或其它合适的方法形成第三硅膜层12a于所述第一沟槽3中，形成第四硅膜层于所述第二沟槽4中以得到所述第四膜层13；如图11所示，再对所述第三硅膜层12a进行第二导电类型离子注入以得到所述第三膜层12。
作为示例，对于NPN型BJT，在所述第三硅膜层12a中选择性注入B，掺杂浓度范围是1e17cm-3~5e17cm-3；对于PNP型BJT，在所述第三硅膜层12a中选择性注入As，掺杂浓度范围是1e17cm-3~5e17cm-3。
再请参阅图12，执行所述步骤S9：对所述第三膜层12的两端区域进行第一导电类型掺杂以得到发射区14，所述第三膜层12夹设于所述发射区14之间的区域作为基区15。
作为示例，对于NPN型BJT，在所述第三膜层12中选择性注入As；对于PNP型BJT，在所述第三膜层12中选择性注入B。
再请参阅图13及图14，本实施例的垂直双极性结型晶体管的制作方法还包括以下步骤：
如图13所示，对所述发射区14远离所述基区15的两端区域进行第一导电类型掺杂以得到发射极接触区16，对所述第四膜层13进行第一导电类型掺杂以得到集电极接触区17；
如图14所示，对所述基区15的中间区域进行第二导电类型掺杂以得到基极接触区18。
作为示例，对于NPN型BJT，在所述发射区14远离所述基区15的两端区域中及所述第四膜层13中选择性注入As，掺杂浓度范围是5e19cm-3~5e20cm-3，例如可以是1e20cm-3，在所述基区15的中间区域选择性注入B，掺杂浓度范围是5e19cm-3~5e20cm-3，例如可以是1e20cm-3；对于PNP型BJT，在所述发射区14远离所述基区15的两端区域中及所述第四膜层13中选择性注入B，掺杂浓度范围是5e19cm-3~5e20cm-3，例如可以是1e20cm-3，在所述基区15的中间区域选择性注入As，掺杂浓度范围是5e19cm-3~5e20cm-3，例如可以是1e20cm-3。
本实施例中，还进一步于所述发射极接触区16的上表层、所述集电极接触区17的上表层及所述基极接触区18的上表层形成硅化物层（未图示），以降低各个接触区与后续形成的金属电极之间的接触电阻。
至此，制作得到一种垂直双极性结型晶体管，在工作过程中，以NPN型BJT为例，所述基区15的空穴扩散进入所述发射区14后，引起所述发射区14中的电子扩散进入所述基区15，进入所述基区15的电子迅速被反偏的集电极收集，即依次通过所述第一集电区（所述第一膜层10）、所述中间层功能区9及所述第二集电区（所述第二膜层11），最后被所述集电极接触区17收集，形成基极电流放大。
本实施例的垂直双极性结型晶体管的制作方法起始于双绝缘层基底，例如可以是双绝缘层上硅晶圆，通过合理分布基区、集电区及发射区，实现基于全耗尽SOI技术集成高性能垂直双极性结型晶体管。
实施例二
本实施例中提供一种垂直型双极性结型晶体管，该晶体管可以采用实施例一中所描述的制作方法或其它合适的制作方法制作得到，请参阅图15，显示为本实施例的垂直型双极性结型晶体管的剖面结构示意图，包括自下而上依次层叠的衬底层101、第一绝缘层102、中间层103、第二绝缘层104及绝缘介质层2，并包括第一隔离带7、第二隔离带8、第一集电区19、第二集电区20、基区15及发射区14，其中，所述第一隔离带7与所述第二隔离带8间隔设置于所述中间层103中，所述第一隔离带7与所述第二隔离带8均垂向贯穿所述中间层103以在所述中间层103中分隔出第一导电类型的中间层功能区9；所述第一集电区19与第二集电区20间隔设置于所述第二绝缘层104中，所述第一集电区19位于所述第一隔离带7的上表面并延伸至所述中间层功能区9的上表面，所述第二集电区20位于所述第二隔离带8的上表面并延伸至所述中间层功能区9的上表面；所述基区15位于所述绝缘介质层2中并位于所述第一集电区19的上表面；所述发射区14位于所述绝缘介质层2并位于所述基区15的两端。
作为示例，所述第一导电类型为P型（对应于NPN型BJT），或者所述第一导电类型为N型（对应于PNP型BJT）。
作为示例，所述衬底层101包括未掺杂的硅层，所述第一绝缘层102包括氧化硅层，所述中间层103包括未掺杂的硅层，所述第二绝缘层104包括氧化硅层，所述绝缘介质层2包括氧化硅层，所述第一集电区19、所述第二集电区20、所述基区15及所述发射区14均为对应导电类型的硅层。
作为示例，所述垂直型双极性结型晶体管还包括发射极接触区16、集电极接触区17及基极接触区18，其中，所述发射极接触区16位于所述绝缘介质层2中并位于所述发射区14远离所述基区15的两端与所述发射区14的导电类型相同但掺杂浓度更高；所述集电极接触区17位于所述绝缘介质层2中并位于所述第二集电区20的上表面与所述第二集电区20的导电类型相同但掺杂浓度更高；所述基极接触区18位于所述基区15的中间区域与所述基区15的导电类型相同但掺杂浓度更高。
作为示例，所述发射极接触区16的上表层、所述集电极接触区17的上表层及所述基极接触区18的上表层均设有硅化物层（未图示）以降低各个接触区与金属电极（未图示）之间的接触电阻。
本实施例的垂直双极性结型晶体管中采用双层绝缘层的隔离，使得器件可以稳定工作，不会影响别的器件，同时可以实现很好的双极放大。
综上所述，本发明的垂直双极性结型晶体管的制作方法起始于双绝缘层基底，例如可以是双绝缘层上硅晶圆，通过合理分布基区、集电区及发射区，解决了全耗尽SOI垂直双极性结型晶体管集成的问题。本发明的垂直双极性结型晶体管中采用双层绝缘层的隔离，使得器件可以稳定工作，不会影响别的器件，同时可以实现很好的双极放大。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种垂直型双极性结型晶体管的制作方法，其特征在于，包括以下步骤：
提供一基底，所述基底包括自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及器件层；
将所述器件层转变为绝缘介质层；
形成间隔设置的第一沟槽与第二沟槽于所述绝缘介质层中，所述第一沟槽与所述第二沟槽均垂向贯穿所述绝缘介质层以显露所述第二绝缘层的顶面；
形成间隔设置的第三沟槽与第四沟槽于所述第二绝缘层中，所述第三沟槽与所述第四沟槽均垂向贯穿所述绝缘介质层以显露所述中间层的顶面，其中，所述第三沟槽位于所述第一沟槽的开口范围内且所述第三沟槽的侧壁与所述第一沟槽的侧壁相互错开，所述第四沟槽位于所述第二沟槽的开口范围内；
形成间隔设置的第一隔离带与第二隔离带于所述中间层中，所述第一隔离带与所述第二隔离带均垂向贯穿所述中间层以在所述中间层中分隔出中间层预备功能区，所述中间层预备功能区远离所述第二隔离带的一侧壁位于所述第三沟槽的开口范围内并与所述第三沟槽的侧壁相互错开，所述中间层预备功能区远离所述第一隔离带的一侧壁位于所述第四沟槽的开口范围内并与所述第四沟槽的侧壁相互错开；
对所述中间层预备功能区进行第一导电类型掺杂以得到中间层功能区；
形成第一导电类型的第一膜层于所述第三沟槽中以得到第一集电区，形成第一导电类型的第二膜层于所述第四沟槽中以得到第二集电区；
形成第二导电类型的第三膜层于所述第一沟槽中，形成第四膜层于所述第二沟槽中；
对所述第三膜层的两端区域进行第一导电类型掺杂以得到发射区，所述第三膜层夹设于所述发射区之间的区域作为基区。
2.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于，还包括以下步骤：对所述发射区远离所述基区的两端区域进行第一导电类型掺杂以得到发射极接触区，对所述第四膜层进行第一导电类型掺杂以得到集电极接触区，对所述基区的中间区域进行第二导电类型掺杂以得到基极接触区。
3.根据权利要求2所述的垂直型双极性结型晶体管的制作方法，其特征在于，还包括以下步骤：于所述发射极接触区的上表层、所述集电极接触区的上表层及所述基极接触区的上表层形成硅化物层。
4.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于：所述衬底层包括未掺杂的硅层，所述第一绝缘层包括氧化硅层，所述中间层包括未掺杂的硅层，所述第二绝缘层包括氧化硅层，所述器件层包括未掺杂的硅层。
5.根据权利要求4所述的垂直型双极性结型晶体管的制作方法，其特征在于，将所述器件层转变为绝缘介质层的方法包括：通过湿法氧化法将所述器件层转变为氧化硅层。
6.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于：形成所述第一隔离带与所述第二隔离带的方法包括对所述中间层进行选择性氧化。
7.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于，形成第一导电类型的第一膜层于所述第三沟槽中，形成第一导电类型的第二膜层于所述第四沟槽中包括以下步骤：
形成第一硅膜层于所述第三沟槽中，形成第二硅膜层于所述第四沟槽中；
对所述第一硅膜层进行第一导电类型离子注入以得到所述第一膜层，对所述第二硅膜层进行第一导电类型离子注入以得到所述第二膜层。
8.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于，形成第二导电类型的第三膜层于所述第一沟槽中，形成第四膜层于所述第二沟槽中包括以下步骤：
形成第三硅膜层于所述第一沟槽中，形成第四硅膜层于所述第二沟槽中以得到所述第四膜层；
对所述第三硅膜层进行第二导电类型离子注入以得到所述第三膜层。
9.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于：所述第一导电类型为P型或N型，所述第二导电类型与所述第一导电类型相反。
10.根据权利要求1所述的垂直型双极性结型晶体管的制作方法，其特征在于：所述基底的形成包括两次智能剥离。
11.一种垂直型双极性结型晶体管，其特征在于，包括：
自下而上依次层叠的衬底层、第一绝缘层、中间层、第二绝缘层及绝缘介质层；
第一隔离带与第二隔离带，间隔设置于所述中间层中，所述第一隔离带与所述第二隔离带均垂向贯穿所述中间层以在所述中间层中分隔出第一导电类型的中间层功能区；
第一集电区与第二集电区，间隔设置于所述第二绝缘层中，所述第一集电区位于所述第一隔离带的上表面并延伸至所述中间层功能区的上表面，所述第二集电区位于所述第二隔离带的上表面并延伸至所述中间层功能区的上表面；
基区，位于所述绝缘介质层中并位于所述第一集电区的上表面；
发射区，位于所述绝缘介质层中并位于所述基区的两端；
其中，所述第一集电区、所述第二集电区及所述发射区均为第一导电类型，所述基区为第二导电类型。
12.根据权利要求11所述的垂直型双极性结型晶体管，其特征在于，还包括：
发射极接触区，位于所述绝缘介质层中并位于所述发射区远离所述基区的两端；
集电极接触区，位于所述绝缘介质层中并位于所述第二集电区的上表面；
基极接触区，位于所述基区的中间区域。
13.根据权利要求12所述的垂直型双极性结型晶体管，其特征在于：所述发射极接触区的上表层、所述集电极接触区的上表层及所述基极接触区的上表层均设有硅化物层。
14.根据权利要求11所述的垂直型双极性结型晶体管，其特征在于：所述衬底层包括未掺杂的硅层，所述第一绝缘层包括氧化硅层，所述中间层包括未掺杂的硅层，所述第二绝缘层包括氧化硅层，所述绝缘介质层包括氧化硅层。
15.根据权利要求11所述的垂直型双极性结型晶体管，其特征在于：所述第一导电类型为P型或N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310674064.9A CN116403902B (zh) | 2023-06-08 | 2023-06-08 | 一种垂直双极性结型晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310674064.9A CN116403902B (zh) | 2023-06-08 | 2023-06-08 | 一种垂直双极性结型晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116403902A CN116403902A (zh) | 2023-07-07 |
| CN116403902B true CN116403902B (zh) | 2023-08-18 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310674064.9A Active CN116403902B (zh) | 2023-06-08 | 2023-06-08 | 一种垂直双极性结型晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116403902B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106341A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置及びその製造方法 |
| US5444014A (en) * | 1994-12-16 | 1995-08-22 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device |
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| CN1661811A (zh) * | 2004-02-25 | 2005-08-31 | 国际商业机器公司 | 超薄soi纵向双极型晶体管及其方法 |
| CN102097463A (zh) * | 2009-12-15 | 2011-06-15 | 上海华虹Nec电子有限公司 | 半自对准双极晶体管及其制造工艺方法 |
| US8299578B1 (en) * | 2009-11-12 | 2012-10-30 | National Semiconductor Corporation | High voltage bipolar transistor with bias shield |
| CN114121679A (zh) * | 2022-01-28 | 2022-03-01 | 微龛(广州)半导体有限公司 | 基于背偏调制的半导体器件、制备方法及系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250204B8 (de) * | 2002-10-28 | 2008-09-11 | Infineon Technologies Ag | Verfahren zur Herstellung von Kollektorbereichen einer Transistorstruktur |
-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106341A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置及びその製造方法 |
| US5444014A (en) * | 1994-12-16 | 1995-08-22 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device |
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| CN1661811A (zh) * | 2004-02-25 | 2005-08-31 | 国际商业机器公司 | 超薄soi纵向双极型晶体管及其方法 |
| US8299578B1 (en) * | 2009-11-12 | 2012-10-30 | National Semiconductor Corporation | High voltage bipolar transistor with bias shield |
| CN102097463A (zh) * | 2009-12-15 | 2011-06-15 | 上海华虹Nec电子有限公司 | 半自对准双极晶体管及其制造工艺方法 |
| CN114121679A (zh) * | 2022-01-28 | 2022-03-01 | 微龛(广州)半导体有限公司 | 基于背偏调制的半导体器件、制备方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |