WO2011072527A1 - 一种soi纵向双极晶体管及其制作方法 - Google Patents

一种soi纵向双极晶体管及其制作方法 Download PDF

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WO2011072527A1
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base
soi substrate
bipolar transistor
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陈静
罗杰馨
伍青青
周建华
黄晓橹
王曦
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中国科学院上海微系统与信息技术研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66265—Thin film bipolar transistors

Definitions

  • the invention belongs to the field of microelectronics and solid electronic technology, and relates to a S0I longitudinal bipolar transistor and a manufacturing method thereof.
  • CMOS complementary metal-oxide-semiconductor transistors
  • the vertical SOI BJT is another type of SOI BJT compared to the lateral SOI BJT, but the current vertical SOI BJT is generally a BJT technology for transferring bulk silicon applied to the SOI substrate, which allows integration of BJT with high performance SOI CMOS devices.
  • the shallow trench isolation process is complicated, which increases the cost of integration; on the other hand, the high concentration injection of the electrode forming the ohmic contact leads to an increase in area, which reduces the integration. degree.
  • there is a novel SOI BJT which uses an induced back gate and a minority carrier inversion layer as a collector.
  • the technical problem to be solved by the present invention is to provide a S0 I vertical bipolar transistor with high integration and good compatibility and a manufacturing method thereof.
  • the present invention employs the following technical solutions.
  • An S0I vertical bipolar transistor comprising an SOI substrate, wherein the SOI substrate is a SOI substrate body region from bottom to top, a SOI substrate buried oxide layer, a top silicon film, and the SOI substrate is integrated with
  • the circuit STI process has an active region formed at a position of the top silicon film, and a collector region and a base region are formed by ion implantation at the position of the active region, the collector region is close to the buried oxide layer of the SOI substrate, and the base region is close to the top silicon film.
  • Surface; an emitter and a base are formed on the base, and the emitter and the base are respectively surrounded by a side oxygen barrier.
  • the active regions are separated by a shallow trench isolation wall.
  • the emitter is diffused toward the base region to form a shallow emitter junction.
  • a method for fabricating a S0I vertical bipolar transistor includes the following steps:
  • Step one sequentially growing the S0I substrate body region from bottom to top, the SOI substrate buried oxide layer, and the top silicon film forming the SOI substrate;
  • Step two using an integrated circuit STI process to form a source region at a top silicon film location on the SOI substrate;
  • Step three forming a collector region and a base region by ion implantation in the active region
  • Step 4 chemically vapor depositing a layer of polysilicon on the top silicon film, and then fabricating a mask; step 5, the positive photoresist is implanted with double polysilicon ions, and the anti-resist is formed into a double polysilicon structure, respectively, a polysilicon emitter and a polysilicon Base
  • Step 6 Thermal degradation, promoting diffusion of the polysilicon emitter to the base region to form a shallow emitter junction;
  • Step 7 fabricating a side oxygen barrier wall for isolating the dual polysilicon.
  • the collector region is formed by n-type doping in the active region, and the ion implantation depth is close to the buried oxide layer of the SOI substrate.
  • the base region is formed by P-type doping in the active region, and the ion implantation depth is close to the top silicon film.
  • the doping is an inverse doping process in which deep implantation is first performed and shallow implantation is performed.
  • the emitter is formed by an n+ heavily doped implant and etch process.
  • the base is a base terminal formed by p+ heavy doping.
  • the invention has the beneficial effects that: it uses a simple double polysilicon technology to not only improve the transistor performance, but also reduce the active area to improve the integration degree; in addition, the present invention uses the side oxygen isolation process to improve the SOI BJT and the SOI. CMOS compatibility makes the SOI BiCMOS process simple and reduces costs. DRAWINGS
  • Figure 1 is a schematic view of the structure of the S0I substrate
  • FIG. 2 is a schematic structural view of an active region of a transistor of the present invention.
  • FIG. 3 is a schematic cross-sectional view of a double polysilicon of the present invention.
  • Figure 4 is a schematic cross-sectional view of a side oxygen barrier wall of the present invention.
  • Figure 5 is a Gumme l diagram reflecting the DC characteristics of the present invention.
  • Figure 6 is an IcVc diagram reflecting the DC characteristics of the present invention.
  • Figure 7 is a cut-off frequency diagram reflecting the radio frequency characteristics of the present invention.
  • Figure 8 is a graph showing the maximum oscillation frequency reflecting the radio frequency characteristics of the present invention.
  • the present invention relates to a silicon-on-insulator (S0I) vertical bipolar transistor structure and a method of fabricating the same.
  • the vertical SOI BJT of the present invention implements the BJT simple dual polysilicon technology on the S0I.
  • a polysilicon refers to the emitter region n+ polysilicon. This aspect is used to reduce the surface recombination velocity of the emitter region to improve the emitter junction injection efficiency and increase the current gain.
  • the outdiffusion of impurities in the n+ polysilicon layer forms a shallow Launch the knot.
  • Another type of polysilicon refers to the base P+ polysilicon, which is used for the extraction of the base region, which reduces the effective total area of the device.
  • the isolation of the emitter region from the base and the isolation of the emitter region from the collector replace the commonly used shallow trench isolation process, and the integrated circuit MOS side isolation process is used to achieve self-alignment and reduce the lithographic pattern. Use, and be more compatible with SOI CMOS processes, thus reducing costs.
  • this embodiment provides an SOI vertical bipolar transistor including a SOI substrate.
  • the SOI substrate is sequentially S0I substrate body region 1 from bottom to top, and S0I substrate buried oxide layer 2 a top silicon film 3, wherein the STI process uses an integrated circuit STI process to form an active region at a top silicon film position, and an active region is formed by ion implantation to form a collector region 5 and a base region 6,
  • the electrical region is adjacent to the buried oxide layer of the SOI substrate, and the base region is close to the surface of the top silicon film;
  • the emitter region 7 and the base electrode 8 are formed on the base region, and the emitter and the base are respectively surrounded by the side oxygen barrier wall 10.
  • the active regions are separated by a shallow trench isolation wall 4.
  • the emitter is diffused toward the base region to form a shallow emitter junction 9.
  • the side oxygen barrier 10 is also used to isolate the polysilicon from the collector 11.
  • a method for fabricating a S0I vertical bipolar transistor includes the following steps: Step one, sequentially growing the SOI substrate body region from bottom to top, the SOI substrate buried oxide layer, and the top silicon film forming the SOI substrate;
  • Step two using an integrated circuit STI process to form a source region at a top silicon film location on the SOI substrate;
  • Step three forming a collector region and a base region by ion implantation in the active region
  • Step 4 chemically vapor depositing a layer of polysilicon on the top silicon film, and then fabricating a mask; step 5, the positive photoresist is implanted with double polysilicon ions, and the anti-resist is formed into a double polysilicon structure, respectively, a polysilicon emitter and a polysilicon Base
  • Step 6 Thermal degradation, promoting diffusion of the polysilicon emitter to the base region to form a shallow emitter junction;
  • Step 7 fabricating a side oxygen barrier wall for isolating the dual polysilicon.
  • the collector region is formed by n-type doping in the active region, and the ion implantation depth is close to the buried oxide layer of the S0I substrate.
  • the base region is formed by p-type doping in the active region, and the ion implantation depth is close to the top silicon film.
  • the doping is an inverse doping process in which deep implantation is first performed and shallow implantation is performed.
  • the emitter is formed by an n+ heavily doped implant and etch process.
  • the base is a base terminal formed by p+ heavy doping.
  • Figures 5 through 8 reflect the DC characteristics and RF characteristics of the present invention.
  • Embodiment 2
  • the embodiment provides an NPN type double polysilicon longitudinal SOI BJT structure with side oxygen isolation and a manufacturing method thereof.
  • an integrated circuit STI process is used to form an SOI BJT active region.
  • a collector region and a base region are formed by ion implantation in the SOI BJT active region: n an n-type doping is performed in the active region by an ion implantation process to form a collector region, in which the implantation depth is close to the SOI BOX; P-type doping is performed in the active region to form a base region with an implantation depth close to the surface.
  • the formation of the collector region and the base region is performed by an inversion doping process, that is, a deep implant is first performed and then a shallow implant is performed, and the inverse doping process can obtain a thinner base region, thereby improving transistor current gain; Collecting area note
  • the input dose is higher than the base implant dose, which can increase the collection coefficient of the collector region, thereby increasing the current gain of the transistor.
  • a dual polysilicon structure is fabricated: First, a layer of polysilicon is chemically deposited (CVD) on the S0I top silicon film, and then a mask is fabricated. The positive photoresist is subjected to double polysilicon ion implantation: n+ heavily doped implantation is formed at the emitter opening to form an emitter region, which is the first polysilicon region; P+ is heavily doped at the base opening to form a base terminal. The anti-resist is used to fabricate polysilicon: an etch process is used to form a double polysilicon structure.
  • the polysilicon process is not only compatible with the SOI CMOS polysilicon gate process, but also improves the emitter injection efficiency, reduces the effective area of the device, and improves integration.
  • thermal degeneration is performed to promote diffusion of the polysilicon emitter region into the base region to form a shallow emitter junction.
  • a side oxygen barrier is fabricated to isolate the dual polysilicon, as well as the polysilicon and the collector.
  • a layer of silicon dioxide having a certain thickness is isotropically grown on the S0I substrate, and then the same thickness of silicon dioxide is anisotropically etched. This process is compatible with the SOI CMOS side oxygen isolation process, simplifying the process and reducing costs.
  • the description and application of the present invention are intended to be illustrative, and not intended to limit the scope of the invention. Variations and modifications of the embodiments disclosed herein are possible, and various alternative and equivalent components of the embodiments are well known to those of ordinary skill in the art. It is apparent to those skilled in the art that the present invention may be embodied in other forms, structures, arrangements, ratios, and other elements, materials and components without departing from the spirit and scope of the invention.

Description

一种 SOI纵向双极晶体管及其制作方法
技术领域
本发明属于微电子与固体电子技术领域， 涉及一种 S0I 纵向双极晶体管 及其制作方法。
背景技术
由于移动通信产业的迅猛发展， 使得对射频集成电路（RFIC ) 的需求量 大大增加， 同时也成为一个竟争激烈的技术领域。 集成了双极型晶体管（BJT ) 和互补金属氧化物半导体晶体管 （CMOS ) 的器件（BiCMOS )具有高的集成度， 并且兼备 BJT和 M0S两方面的优点，使得其在竟争激烈的 RFIC领域大放异彩。 半导体工业已经寻找制造 BiCMOS 器件的解决办法长达数十年， 普通体硅 Bi/CMOS技术已被广泛釆用。 但是， CMOS 为了较低的功率和较高的速度而釆 用薄的绝缘体上硅（以下称 S0I )衬底， 因此 SOI BiCMOS被广泛关注。
为了易于与 SOI CMOS集成， 横向 SOI BJT已经被提出和研究。 虽然横向 SOI BJT器件更容易与 SOI CMOS集成， 但是这种器件的性能非常有限， 这是 因为横向 SOI BJT的基区宽度由光刻技术决定， 而 SOI BJT的基区宽度直接 影响晶体管的增益， 从而影响晶体管的直流特性； 另一方面， 载流子的渡越 时间直接与基区宽度相关， 晶体管截止频率与渡越时间成反比， 因此基区宽 度对晶体管的频率特性也有重大的影响。 因此基区宽度对 SOI BJT 的特性影 响非常大。 横向 SOI BJT也不容易按比例缩小。
相对于横向 SOI BJT, 纵向 SOI BJT是另一种类型的 SOI BJT, 但是目前 的纵向 SOI BJT一般是转移体硅的 BJT技术应用于 S0I衬底， 这样使得 BJT 与高性能的 SOI CMOS器件的集成不适宜， 主要有两方面的问题： 一方面， 浅 沟槽隔离工艺复杂， 使得集成的成本升高； 另一方面， 高浓度注入形成欧姆 接触的电极引出， 使得面积增大， 这样降低了集成度。 目前有一种釆用感生 背面栅极、 少数载流子反型层作为集电极的新型 SOI BJT。 这样虽然能适度改 进 SOI BJT与高性能 SOI CMOS的集成， 但是对于普通 SOI衬底， 需要高达 30V 的衬底偏压才能通过背栅在 S0I体区产生反型层。 这种高压与普通 SOI CMOS 工艺不兼容， 因此必须把 SO I BJT对应的有源区 S0I 隐埋氧化层做的很薄， 这需要釆用图形化 S0I衬底。 而釆用图形化 S0I衬底有两方面的问题： （1 ) 光刻对准很困难； （2 )整个 SOI BJT的工艺复杂度变得很高。 发明内容
本发明所要解决的技术问题是： 提供一种集成度高兼容性好的 S0 I 纵向 双极晶体管及其制作方法。 为解决上述技术问题， 本发明釆用如下技术方案。
一种 S0I纵向双极晶体管， 包括 S0I衬底， 所述 S0I衬底由下至上依次 为 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅膜， 所述 S0I衬底上釆用集成 电路 STI 工艺在顶层硅膜位置处形成有有源区， 有源区位置处通过离子注入 形成有集电区和基区， 集电区靠近 S0I 衬底隐埋氧化层， 基区靠近顶层硅膜 表面； 基区上形成有发射极和基极， 发射极和基极分别被侧氧隔离墙包围。
作为本发明的一种优选方案， 所述有源区通过浅沟槽隔离墙分隔。
作为本发明的另一种优选方案， 所述发射极向基区扩散形成有浅发射结。 一种 S0I纵向双极晶体管的制作方法， 包括以下步骤：
步骤一， 由下至上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底；
步骤二， 釆用集成电路 STI工艺在 S0I衬底上的顶层硅膜位置处形成有 源区；
步骤三， 在有源区通过离子注入形成集电区和基区；
步骤四， 在顶层硅膜上化学气相沉积一层多晶硅， 然后制作一道掩膜板； 步骤五， 正光刻胶进行双多晶硅离子注入， 反光刻胶形成双多晶硅结构， 分别为多晶硅发射极和多晶硅基极；
步骤六， 热退化， 促进多晶硅发射极向基区扩散形成浅发射结； 步骤七， 制作侧氧隔离墙用以隔离双多晶硅。 作为本发明的一种优选方案， 所述集电区是在有源区进行 n型掺杂形成 的， 离子注入深度靠近 S0I衬底隐埋氧化层。
作为本发明的另一种优选方案， 所述基区是在有源区进行 P型掺杂形成 的， 离子注入深度靠近顶层硅膜。
作为本发明的再一种优选方案， 所述掺杂为先进行深注入再进行浅注入 的倒掺杂工艺。
作为本发明的再一种优选方案， 所述发射极是通过 n+重掺杂注入和刻蚀 工艺形成的。
作为本发明的再一种优选方案， 所述基极是通过 p+重掺杂形成的基极引 出端。
本发明的有益效果在于： 它釆用一种简单的双多晶硅技术， 不仅提高晶 体管性能， 而且可以减小有源区面积提高集成度； 此外本发明釆用侧氧隔离 工艺， 提高 SOI BJT与 SOI CMOS的兼容性， 使 SOI BiCMOS工艺变得简单， 从而降低成本。 附图说明
图 1为 S0I衬底结构示意图；
图 2为本发明的晶体管有源区结构示意图；
图 3为本发明的双多晶硅截面示意图；
图 4为本发明的侧氧隔离墙截面示意图；
图 5为反映本发明的直流特性的 Gumme l图；
图 6为反映本发明的直流特性的 IcVc图；
图 7为反映本发明的射频特性的截止频率图；
图 8为反映本发明的射频特性的最大振荡频率图。
主要组件符号说明：
1、 S0I衬底体区； 2、 S0I衬底隐埋氧化层（BOX ) ；
3、 S0I衬底的顶层硅膜； 4、 浅沟槽隔离 （STI ) ； 5、 集电区; 6、 基区；
7、 发射极; 8、 基极；
Figure imgf000006_0001
10、 侧氧隔离墙;
11、 集电极。 具体实施方式
下面结合附图对本发明的具体实施方式作进一步详细说明。 实施例一
本发明涉及一种绝缘体上硅（S0I )纵向双极晶体管结构以及制作方法。 本发明的纵向 SOI BJT实现 S0I上 BJT简单双多晶硅技术。 一种多晶硅是指 发射区 n+多晶硅， 这一方面是用来减小发射区的表面复合速度， 以提高发射 结注入效率， 增大电流增益； 另一方面 n+多晶硅中杂质的外扩散来形成浅发 射结。 另外一种多晶硅是指基极 P+多晶硅， 用于做基区的引出， 它可以减小 器件的有效总面积。 根据本发明， 发射区与基极的隔离以及发射区与集电极 的隔离， 替代普遍釆用的浅槽隔离工艺， 釆用集成电路 M0S侧氧隔离工艺， 实现自对准， 减少光刻版的使用， 并且能与 SOI CMOS工艺更好的兼容， 因此 降低成本。
如图 1至 4所示， 本实施例提供一种 S0I纵向双极晶体管， 包括 S0I衬 底， 所述 S0I衬底由下至上依次为 S0I衬底体区 1 , S0I衬底隐埋氧化层 2 , 顶层硅膜 3 ,所述 S0I衬底上釆用集成电路 STI工艺在顶层硅膜位置处形成有 有源区， 有源区位置处通过离子注入形成有集电区 5 和基区 6 , 集电区靠近 S0I衬底隐埋氧化层，基区靠近顶层硅膜表面； 基区上形成有发射极 7和基极 8 ,发射极和基极分别被侧氧隔离墙 10包围。 所述有源区通过浅沟槽隔离墙 4 分隔。 所述发射极向基区扩散形成有浅发射结 9。 侧氧隔离墙 10还用以隔离 多晶硅与集电极 11。
一种 S0I纵向双极晶体管的制作方法， 包括以下步骤： 步骤一， 由下至上依次生长 SOI衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底；
步骤二， 釆用集成电路 STI工艺在 S0I衬底上的顶层硅膜位置处形成有 源区；
步骤三， 在有源区通过离子注入形成集电区和基区；
步骤四， 在顶层硅膜上化学气相沉积一层多晶硅， 然后制作一道掩膜板； 步骤五， 正光刻胶进行双多晶硅离子注入， 反光刻胶形成双多晶硅结构， 分别为多晶硅发射极和多晶硅基极；
步骤六， 热退化， 促进多晶硅发射极向基区扩散形成浅发射结； 步骤七， 制作侧氧隔离墙用以隔离双多晶硅。
所述集电区是在有源区进行 n型掺杂形成的， 离子注入深度靠近 S0I衬 底隐埋氧化层。 所述基区是在有源区进行 p型掺杂形成的， 离子注入深度靠 近顶层硅膜。 所述掺杂为先进行深注入再进行浅注入的倒掺杂工艺。 所述发 射极是通过 n+重掺杂注入和刻蚀工艺形成的。 所述基极是通过 p+重掺杂形成 的基极引出端。
图 5至图 8反映了本发明的直流特性和射频特性。 实施例二
本实施例提供一种具有侧氧隔离的 NPN型双多晶硅纵向 SOI BJT 结构及 其制作方法。
其制作步骤如下：
首先在 S0I衬底上， 釆用集成电路 STI工艺形成 SOI BJT有源区。
然后在 SOI BJT有源区通过离子注入形成集电区和基区： 釆用离子注入 工艺在有源区进行 n型掺杂用以形成集电区， 在这一步中注入深度靠近 S0I BOX; 然后在有源区进行 p型掺杂用以形成基区， 注入深度靠近表面。 集电区 和基区的形成釆用了倒掺杂工艺， 也即是先进行深注入再进行浅注入， 倒掺 杂工艺能得到更薄的基区， 从而提高晶体管电流增益； 另一方面， 集电区注 入剂量要高于基区注入剂量， 这样做可以提高集电区的收集系数， 从而提高 晶体管的电流增益。
接下来制作双多晶硅结构： 首先在 S0I顶层硅膜上化学气相沉积（CVD ) 一层多晶硅， 然后制作一道掩膜板。 正光刻胶进行双多晶硅离子注入： 在发 射极开口进行 n+重掺杂注入形成发射区， 这是第一个多晶硅区； 在基极开口 进行 P+重掺杂形成基极引出端。 反光刻胶进行多晶硅的制作： 利用刻蚀工艺 形成双多晶硅结构。
多晶硅工艺不仅与 SOI CMOS多晶硅栅工艺相兼容， 还可以提高发射区注 入效率， 减小器件的有效面积， 提高集成度。 在注入完成之后， 再进行热退 化， 促进多晶硅发射区向基区扩散形成浅发射结。
双多晶硅制作好之后， 制作侧氧隔离墙用以隔离双多晶硅， 以及多晶硅 与集电极。 首先在 S0I 衬底上各向同性生长一层具有一定厚度的二氧化硅， 然后再各向异性刻蚀同一厚度的二氧化硅。 这种工艺可以与 SOI CMOS侧氧隔 离工艺相兼容， 简化工艺从而降低成本。 这里本发明的描述和应用是说明性的， 并非想将本发明的范围限制在上 述实施例中。 这里所披露的实施例的变形和改变是可能的， 对于那些本领域 的普通技术人员来说实施例的替换和等效的各种部件是公知的。 本领域技术 人员应该清楚的是， 在不脱离本发明的精神或本质特征的情况下， 本发明可 以以其他形式、 结构、 布置、 比例， 以及用其他元件、 材料和部件来实现。

Claims

权利要 求书
1. 一种 SOI纵向双极晶体管， 包括 S0I衬底， 所述 S0I衬底由下至上依次 为 S0I 衬底体区， S0I 衬底隐埋氧化层， 顶层硅膜， 其特征在于： 所述 S0I衬底上釆用集成电路 STI工艺在顶层硅膜位置处形成有有源区，有源 区位置处通过离子注入形成有集电区和基区， 集电区靠近 S0I 衬底隐埋 氧化层， 基区靠近顶层硅膜表面； 基区上形成有发射极和基极， 发射极 和基极分别被侧氧隔离墙包围。
2. 根据权利要求 1所述的 S0I纵向双极晶体管， 其特征在于： 所述有源区 通过浅沟槽隔离墙分隔。
3. 根据权利要求 1所述的 S0I纵向双极晶体管， 其特征在于： 所述发射极 向基区扩散形成有浅发射结。
4. 一种 S0I纵向双极晶体管的制作方法， 其特征在于， 包括以下步骤： 步骤一， 由下至上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅膜构成 S0I衬底；
步骤二， 釆用集成电路 STI工艺在 S0I衬底上的顶层硅膜位置处形 成有源区；
步骤三， 在有源区通过离子注入形成集电区和基区；
步骤四， 在顶层硅膜上化学气相沉积一层多晶硅， 然后制作一道掩 膜板；
步骤五， 正光刻胶进行双多晶硅离子注入， 反光刻胶形成双多晶硅 结构， 分别为多晶硅发射极和多晶硅基极；
步骤六， 热退化， 促进多晶硅发射极向基区扩散形成浅发射结； 步骤七， 制作侧氧隔离墙用以隔离双多晶硅。
5. 根据权利要求 4所述的 SOI纵向双极晶体管的制作方法， 其特征在于： 所述集电区是在有源区进行 n型掺杂形成的， 离子注入深度靠近 S0I衬 底隐埋氧化层。
6. 根据权利要求 4所述的 S0I纵向双极晶体管的制作方法， 其特征在于： 所述基区是在有源区进行 p型掺杂形成的， 离子注入深度靠近顶层硅膜。
7. 根据权利要求 5或 6所述的 S0I纵向双极晶体管的制作方法， 其特征在 于： 所述掺杂为先进行深注入再进行浅注入的倒掺杂工艺。
8. 根据权利要求 4所述的 S0I纵向双极晶体管的制作方法， 其特征在于： 所述发射极是通过 n+重掺杂注入和刻蚀工艺形成的。
9. 根据权利要求 4所述的 S0I纵向双极晶体管的制作方法， 其特征在于： 所述基极是通过 p+重掺杂形成的基极引出端。
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