CN1367535A - 全耗尽型集电极硅绝缘体双极晶体管 - Google Patents

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Abstract

本发明公开了一种双极晶体管结构,它包括发射极、基极和在硅绝缘体(SOI)基板的绝缘体上具有全耗尽区的集电极,不需要高度掺杂的辅集电极,以允许在具有300nm或更薄的厚度的半导体材料上制造垂直双极晶体管,并允许制造SOIBiCMOS。本发明克服了在SOI上需要厚半导体层以制造具有低集电极电阻的垂直双极晶体管的问题。

Description

全耗尽型集电极硅绝缘体双极晶体管
                           技术领域
本发明涉及双极晶体管，尤其涉及一种单独或与补偿型金属氧化物半导体(CMOS)器件一起的适合于在硅绝缘体(SOI)上实现的器件的双极晶体管结构，以提供对大多数RF(射频)和通信产品或具有一些关键模拟组件的数字产品所必须的SOI BiCMOS。
                         背景技术
高性能双极晶体管是垂直双极晶体管，这与横向双极晶体管相反。垂直双极晶体管，例如图1示意性示出的npn型双极晶体管2，包括一层堆叠在另一层顶部上的n+型发射区3、p型基极区4和n型集电极区5。为了降低集电极串联电阻，通常在集电极区5下有一n+型辅集电极层6，并且n+型透过区7用于使集电极接触部成为表面。
在常规操作中，发射极-基极二极管被前向偏置，而基极-集电极二极管被反向偏置。整个n型集电极层通常足够厚以容纳空间电荷区(因为它通常为运动载流子所消耗，所以也称作耗尽区)和准中性区。空间电荷区的厚度或宽度由集电极掺杂浓度和基极-集电极偏压确定。准中性集电极区可以非常薄，通常仅厚至足够防止空间电荷区触及n+型辅集电极层即可。如果基极-集电极空间电荷区触及n+型辅集电极层，它将导致基极-集电极结电容增加，而基极-集电极结击穿电压下降。n+型辅集电极层通常比较厚，典型地比1000nm厚，以获得充分小的集电极串联电阻。
在常规操作中，电子从发射极E发射并在集电极C集中。图2所示的虚线箭头指示在常规操作中的电子路径，它从发射极接触部开始。图3是沿电子路径的能带曲线图。在图2和图3中，A指示发射极接触部的位置，A′指示n型集电极的耗尽部分和准中性部分之间的边界，A″指示n+型辅集电极层的顶部。在图3中，纵坐标代表电子和空穴能量。
对双极晶体管的基本结构和运行的更详细描述可在剑桥大学出版社1998年的原涛(Yuan Taur)和宁德雄(Tak H.Ning)的题为《现代VLSI器件的基本原理》的书中第6章“双极器件”第292-347页找到，它在此处引入作为参考。
垂直双极晶体管被建造在SOI硅层上。图4说明使用SOI的垂直npn型双极晶体管2。通常，它简单地是垂直双极晶体管，包括它的位于掩埋氧化物层9和SOI基板8上的n+型辅集电极层6。SOI硅层必须相当厚，厚至足以容纳上述垂直双极晶体管的各层。
由使用SOI的垂直双极晶体管和CMOS器件的集成获得的SOIBiCMOS已经在出版物中被托西诺·希拉莫托(Toshiro Hiramoto)等人所描述，即《IEDM技术纲要》1992年第39-42页的“关于具有用于ECL-CMOS SRAM应用的掩埋的58μm2 CMOS存储单元的结合型SOI的27GHz双重多晶硅双极技术(A 27 GHz double polysilicon bipolar technology on bonded SOI withembedded 58μm2 CMOS memory cells for ECL-CMOS SRAM applications)”。
双极晶体管所需的厚硅层导致CMOS器件象常见的大部分CMOS器件一样运转，而不象高速SOI CMOS器件一样。高速SOI CMOS的硅层通常较薄，典型地小于200nm，它太薄以至于不能容纳当前的垂直双极晶体管结构。
有可能通过省略较厚的n+辅集电极层6而显著地降低制造SOI垂直双极晶体管2″所需的硅厚度。此结构在图5中说明。电子依然沿与具有辅集电极层的垂直双极晶体管相同的路径流动，即垂直地经过基极层，并经过基极-集电极二极管的耗尽层到准中性集电极区。然而，没有n+型辅集电极层6，电子流将不得不为具有非常高的薄层电阻(sheet resistance)的准中性集电极层所输送，因为其与n+型辅集电极层6相比的较轻度的掺杂浓度和较小的厚度。所形成的集电极串联电阻大难以接受。如果n型集电极厚度显著增加以降低集电极串联电阻，则对于与高速SOI CMOS器件的集成，合成的SOI硅层将要再次变厚。
                         发明内容
根据本发明，描述了SOI上的一种双极晶体管，包括：基板；基板上方的绝缘层；设置在绝缘层上的具有第一类型轻度掺杂区和至少一个毗邻的第一类型重度掺杂区的第一单晶半导体层，该轻度掺杂区和毗邻的重度掺杂区用作集电极；形成在第一半导体层的轻度掺杂区上以用作基极的第二类型的第二构图半导体层；以及位于第二半导体层上用作发射极的第一类型的第三构图半导体层，该集电极的第一类型轻度掺杂区具有一掺杂浓度以完全耗尽经过第一半导体层到下部SOI绝缘层的运动电荷。
本发明还提供一种集成电路芯片，它具有在SOI上的上述结构的npn型和pnp型双极晶体管两者。
本发明还提供一种集成电路芯片，它具有在SOI上的上述结构的npn型和pnp型双极晶体管中的一个或两者都有，以及p型沟道MOSFET(金属氧化物半导体场效应晶体管)和n型沟道MOSFET，其中MOSFET的源极和漏极区向下延伸至SOI的绝缘层。
本发明还提供一种SOI上的双极晶体管，包括：基板；在基板上的绝缘层；设置在绝缘层上的具有第一类型轻度掺杂区和至少一个毗邻的第一类型重度掺杂区的第一单晶半导体层，该轻度掺杂区和毗邻的重度掺杂区用作集电极，轻度掺杂区的顶部区域被反掺杂成第二类型以用作基极；形成在第一半导体层的反掺杂区的区域上以用作非本征基极的第二类型的第二构图半导体层；以及位于第一半导体层的反掺杂区上用作发射极的第一类型的第三构图半导体层；在第一半导体层内的第一类型轻度掺杂区具有一掺杂浓度以完全耗尽经过第一半导体层到下部SOI绝缘层的运动电荷。
本发明还提供一种集成电路芯片，它具有在SOI上的上述结构的npn型和pnp型双极晶体管两者。
本发明还提供一种集成电路芯片，它具有在SOI上的上述结构的npn型和pnp型双极晶体管中的一个或两者都有，以及p型沟道MOSFET和n型沟道MOSFET，其中MOSFET的源极和漏极区向下延伸至SOI的绝缘层。
本发明提供一种全耗尽型集电极SOI垂直双极晶体管，它具有比传统器件小得多的基极-集电极结电容，并且不需要重度掺杂的辅集电极层。
本发明提供一种SOI双极晶体管结构，它使用通常小于200nm的薄硅SOI，因而容易与高速SOI CMOS器件相容，此器件也使用薄硅SOI以制造高速SOI BiCMOS。
                         附图说明
通过以下结合附图对本发明的详细描述，本发明的这些及其它特点和优点将变得明显，其中：
图1是现有技术的垂直双极晶体管的横截面示意图；
图2是现有技术的垂直双极晶体管的横截面示意图，示出了穿过该晶体管的电子路径；
图3是沿图2所示电子流路径的能带图的曲线图；
图4是现有技术的使用SOI的垂直npn型双极晶体管的横截面示意图；
图5是另一种在SOI上的垂直npn型双极晶体管结构的横截面示意图，它说明了因穿过集电极的高串联电阻导致的不足；
图6是本发明一实施例的横截面示意图；
图7是穿过图6的实施例的电子流路径的横截面示意图；
图8示出沿图7所示的电子流路径的能带曲线图；
图9至18是横截面示意图，说明了生产具有在外延沉积硅层内形成的基极区的全耗尽型集电极SOI垂直npn型双极晶体管的步骤。图18是沿图19的线18-18的横截面示意图；
图19是图18所示的晶体管的顶部示意图；
图20至27是说明生产双重多晶硅自对准垂直npn型双极晶体管的步骤的横截面示意图；以及
图28至39是说明生产图18所示的垂直npn型双极晶体管结构和CMOS器件以制备SOIBiCMOS的步骤的横截面示意图。
                      具体实施方式
全耗尽型集电极SOI npn型双极晶体管10的基本结构示于图6。双极晶体管10具有n+型半导体的发射极12、p型半导体的基极14和具有耗尽型n型集电极区18和准中性n型集电极区20的集电极16。与准中性n型集电极区20毗邻的n+型半导体区22为到电路布线的电连接提供低阻抗透过区。如图6所示，发射极12在基极14上。基极14在集电极区18上并且不接触集电极区20。集电极区20设置在集电极区18和n+型半导体区或透过区22之间。集电极区18和20与n+型半导体区22设置在掩埋氧化物层26上。下部的掩埋氧化物层26在基板28之上。硅绝缘体30包括半导体区14、18、20和22、掩埋氧化物层26和基板28。到双极晶体管10的电接触可以通过到引线32、34和36的接触部实现，这些引线分别与发射极12、基极14并通过半导体区22与集电极16连接。
图6示出在基极区14下部没有准中性集电极区18。直接位于基极14下部的集电极区18完全耗尽。在基极区14和SOI 30的掩埋氧化物层26之间仅有空间电荷区。在完全耗尽的集电极区18(空间电荷区)和集电极透过区22之间水平地具有小的准中性集电极区20。此处不需要现有技术中使用的n+型辅集电极层。n+型透过区22、准中性集电极区20和完全耗尽的集电极区18全部位于SOI 30的掩埋氧化物层26的顶部。
用于此全耗尽型集电极SOI双极晶体管10的电子流路径在图7中由箭头40标明。来自发射极12的电子在横穿基极14后进入集电极16的空间电荷区18。一旦在空间电荷区18内，这些电子受制于空间电荷区内的电场并或多或少向集电极16的准中性区20横向漂移。由此，电子流被n+型透过区22输送至半导体表面。因为电子或多或少横向地穿过空间电荷区18，而不是图2所示传统垂直双极晶体管内垂直地穿过，所以不需要n+型辅集电极层。图8示出了沿电子流路径40的能带曲线图。A指示发射极接触部32的位置。A′指示电子接近SOI30的掩埋氧化物层26的位置。A″指示电子到达集电极16的准中性区20的位置。
对于传统垂直双极晶体管，如图1、4或5所示，基极-集电极结电容由通常的基极-集电极二极管空间电荷层电容器给出。对于全耗尽型集电极SOI双极晶体管10，基极-集电极结电容由两个串联的电容器给出。它们是垂直空间电荷层电容器和掩埋氧化物层电容器。对于两个串联电容器，总电容主要由两个电容中更小者决定。于是，全耗尽型集电极SOI晶体管的基极-集电极结电容主要由掩埋氧化物层电容器确定。此电容比传统垂直双极晶体管的基极-集电极结电容小得多。
作为一个例子，考虑具有2×1017cm-3的掺杂浓度的集电极和3V的基极-集电极反向偏压的垂直双极晶体管。基极-集电极二极管空间电荷宽度为约160nm。此宽度将与高速SOI CMOS器件的硅层的厚度相同。于是，全耗尽型集电极双极晶体管10容易与用于制造高速SOI BiCMOS的高速SOI CMOS兼容。
全耗尽型集电极SOI双极晶体管10可以用通常使用的垂直双极结构和工艺实现。于是，它可以是双重多晶硅自对准型或双重多晶硅非自对准型。本征基极层可以在SOI 30的绝缘层26上通过对硅的外延沉积或通过对硅层的离子注入来形成。通过用于基极14的外延沉积硅，也可以在沉积过程中加入锗以形成SiGe基极双极晶体管10。
在图9至18中，简略示出了制造全耗尽型集电极SOI双极晶体管10的工艺，此工艺使用双重多晶硅非自对准结构和硅或硅锗(SiGe)合金的外延沉积以形成本征基极。图9所示的起始SOI晶片30可以通过常规SOI制备工艺中的任何一种制备。隔离氧化物可以通过硅的常见掩膜氧化或通过包括刻蚀硅槽和其后用氧化物填充该槽并使用化学机械抛光进行平坦化的常见浅槽隔离工艺而形成。所形成的结构在图10中说明。然后施行表层注入步骤以掺杂n型集电极区16。注入步骤提供一浓度，使得n型集电极区16在晶体管用在电路应用中时被完全耗尽。例如，如果硅层厚度为100nm而基极-集电极二极管以3V反向偏置，则在当其平均掺杂浓度低于约3×1017cm-3时确保了集电极区的完全耗尽。掩蔽注入步骤用于更重度地掺杂透过区22，它被示为环绕集电极区16。这在图11中说明。沉积或形成绝缘层50，例如氧化物层。沉积将要形成为基极接触多晶硅层的一部分的重度p型掺杂多晶硅层52。这在图12中说明。如图13所示，将基极区窗口刻蚀开。然后在集电极16上生长或外延性地沉积硅层54。在单晶基极窗口区上，沉积的硅层54是晶化的，并形成双极晶体管的本征基极，但是在多晶硅区52上，沉积的硅层54是多晶的并简单地加在多晶硅层52的厚度上。本征基极被掺杂成p型。掺杂可以通过对沉积的硅层54注入硼，或通过在沉积过程中对硅层54的原位掺杂来施行。如果在沉积过程中将锗添加到硅层54上，所形成的晶体管将是SiGe基极双极晶体管。然后沉积绝缘体层56，例如氧化物层。这示于图14中。构图基极多晶硅层54，然后进行氧化物沉积和反应离子刻蚀以在经刻蚀的多晶硅54的垂直表面上形成侧壁氧化物57，如图15所示。将发射极窗口刻蚀开，如图1 6所示。如图17，形成n+型多晶硅发射极58。然后将到基极和集电极的接触窗口刻蚀开。完成的晶体管的横截面视图示于图18。完成的晶体管的顶部示意图示于图19。
在图20至27中简略示出了用于制造双重多晶硅自对齐双极晶体管的工艺，工艺使用离子注入以形成本征基极区。图20所示的起始SOI晶片30可以通过常规SOI制备工艺中的任何一种制备。隔离氧化物可以通过硅的常见掩膜氧化工艺或通过包括刻蚀硅槽和其后用氧化物填充该槽并使用化学机械抛光进行平坦化的常见浅槽隔离工艺而形成。这在图21中说明。然后施行表层注入步骤以掺杂n型集电极区16。注入步骤提供一浓度，使得n型集电极区16在晶体管用在电路应用中时被完全耗尽。掩蔽注入步骤用于更重度地掺杂透过区22，它被示为环绕集电极区16。这在图22中说明。沉积或形成绝缘层，例如氧化物层60。将基极窗口刻蚀开。这在图23中说明。沉积重p型多晶硅层62。多晶硅层62形成基极多晶硅接触层。它可在沉积过程中被原位掺杂，或通过对未掺杂多晶硅层的离子注入掺杂。然后沉积或形成绝缘体层64，例如氧化物层。这在图24中说明。构图基极多晶硅层62，并在垂直刻蚀表面上形成侧壁绝缘体层66。执行热退火工艺以将p型杂质从多晶硅层62驱赶到单晶硅区中形成p+区68和69。这些p+区68和69用于连接后面将要形成的p型本征基极区。这在图25中说明。通过硼注入形成本征基极区70。然后形成n+型多晶硅发射极72。这在图26中说明。然后将基极接触部74和集电极接触部76刻蚀开。这就完成了对双重多晶硅自对齐掺杂基极全耗尽型集电极SOI双极晶体管72的制造，如图27所示。
应当注意，也可以通过按照图9至19和图20至27中所简略示出的工艺制造全耗尽型集电极SOI pnp双极晶体管，但是使用相反类型的掺杂杂质。另外，垂直npn和pnp型双极晶体管也可以在同一个SOI的硅层30上制造，以在补偿型双极电路中使用。
全耗尽型集电极SOI双极晶体管中的任何一种可以与SOI CMOS器件集成以形成SOI BiCMOS。这是由这一事实导致的，即用于全耗尽型集电极SOI双极晶体管的硅层厚度可以与用于高速SOI CMOS器件的硅层厚度相同。为了图解简便起见，在图28至39中，在此仅简略示出用于集成图18和19所示的垂直npn型双极晶体管结构和CMOS器件的工艺。图28所示的起始SOI晶片30可以通过常规SOI制备工艺中的任何一种制备。隔离氧化物80可以通过硅的常见掩蔽氧化，或通过包括刻蚀硅槽和其后用氧化物80填充该槽并使用化学机械抛光进行平坦化的的常见浅槽隔离工艺而形成。这在图29中说明。耗尽的n型集电极区16通过掩蔽离子注入形成。双极晶体管的n+型透过区22通过掩蔽离子注入形成。分别用于n沟道MOSFET和p沟道MOSFET的区域82和84也通过掩蔽离子注入掺杂。形成和构图绝缘体层86，例如氧化物层，以绝缘双极晶体管区。这在图30中说明。然后形成用于CMOS器件的栅极绝缘体87和88，如图31所示。沉积非掺杂单晶硅层90，如图32所示。该多晶硅层90用作保护栅极绝缘体87和88，同时执行形成双极晶体管的步骤。多晶硅层90在用作基极多晶硅接触层91处被重度掺杂成p型。这在图33中示出。将基极窗口92刻蚀开，如图34所示。外延性地沉积硅层94，在基极窗口92内的硅上形成单晶硅，并在多晶硅层90和91上形成多晶硅。此沉积的硅层94的单晶部分形成双极晶体管的基极层。多晶部分简单地叠加在多晶硅层90的厚度上。此增厚的多晶硅层90和94形成用于双极晶体管的基极多晶硅接触层和用于CMOS器件的栅极多晶硅层。这在图35中说明。沉积绝缘层96，例如氧化物层，如图36所示。然后通过反应离子刻蚀来构图绝缘层96和多晶硅层90和94以形成多晶硅基极接触结构。沉积并然后刻蚀氧化物层以形成用于绝缘垂直多晶硅表面91、94和90、94的氧化物侧壁98。然后将发射极窗口99刻蚀开，沉积和构图n+掺杂多晶硅层102以形成多晶硅发射极。这在图37中说明。然后构图用于CMOS器件的栅极多晶硅90、94，并在栅极多晶硅的垂直表面上形成侧壁绝缘体104。然后通过离子注入而掺杂栅极多晶硅90、94以及源极区106、108和漏极区107、109。这在图38中说明。然后将分别到双极晶体管基极和集电极的接触部112和114刻蚀开，如图39所示。双极晶体管的顶部视图与图19相似。这完成了BiCMOS器件的制造。
应注意的是，附图中类似元件或组件由相似和对应的附图标记指示。
虽然已经描述和说明了在绝缘体上具有全耗尽型集电极区并且不需要n+型辅集电极的双极晶体管，但是，对本领域的技术人员显而易见的是，在不背离由所附权利要求书范围所单独限定的本发明的广泛范围的情况下，修改与变化是可能的。

Claims (22)

1.一种双极晶体管，包括：
基板；
在所述基板上方的绝缘层；
设置在所述绝缘层上的具有第一类型轻度掺杂区和至少一个毗邻的所述第一类型重度掺杂区的第一单晶半导体层，所述轻度掺杂区和所述毗邻的重度掺杂区用作集电极；
形成在所述第一半导体层的所述轻度掺杂区上以用作基极的第二类型的第二构图半导体层；以及
位于所述第二半导体层上用作发射极的所述第一类型的第三构图半导体层；
所述第一类型的所述轻度掺杂区具有一掺杂浓度以完全耗尽经过所述第一半导体层到所述绝缘层的运动电荷。
2.根据权利要求1所述的双极晶体管，其特征在于，所述第一单晶半导体层具有从30至1000纳米范围内的厚度。
3.一种双极晶体管，包括：
基板；
在所述基板上的绝缘层；
设置在所述绝缘层上的具有第一类型轻度掺杂区和至少一个毗邻的所述第一类型重度掺杂区的第一单晶半导体层，所述轻度掺杂区和所述毗邻的重度掺杂区用作集电极，所述轻度掺杂区的顶部区域被反掺杂成第二类型以用作基极；
形成在所述第一半导体层的所述反掺杂区的区域上以用作非本征基极的所述第二类型的第二构图半导体层；以及
位于所述第一半导体层的所述反掺杂区上用作发射极的所述第一类型的第三构图半导体层；
所述第一类型的所述轻度掺杂区具有一掺杂浓度以完全耗尽经过所述第一半导体层到所述绝缘层的运动电荷。
4.根据权利要求3所述的双极晶体管，其特征在于，所述第一单晶半导体层具有从80至1050纳米范围内的厚度。
5.根据权利要求1所述的双极晶体管，其特征在于，所述第二构图的半导体层是硅锗合金。
6.一种集成电路芯片，包括：
根据权利要求1所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
以及根据权利要求1所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；以及
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的。
7.一种集成电路芯片，包括：
根据权利要求3所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
以及根据权利要求3所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；以及
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的。
8.一种集成电路芯片，包括：
根据权利要求1所述的双极晶体管；以及
p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
9.一种集成电路芯片，包括：
根据权利要求3所述的双极晶体管；以及
p型沟道MOSFET(金属氧化物半导体场效应晶体管)和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
10.一种集成电路芯片，包括：
根据权利要求5所述的双极晶体管；以及
p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
11.一种集成电路芯片，包括：
根据权利要求1所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
以及根据权利要求1所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的；以及
p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
12.一种集成电路芯片，包括：
根据权利要求3所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
以及根据权利要求3所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的；以及
p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
13.一种制造双极晶体管的方法，包括步骤：
选择基板，在所述基板上具有绝缘层；以及
设置在所述绝缘层上的第一单晶半导体层，在所述第一半导体层内形成第一类型轻度掺杂区和至少一个毗邻的所述第一类型重度掺杂区，所述轻度掺杂区和所述毗邻的重度掺杂区用作集电极，；
形成并构图在所述第一半导体层的所述轻度掺杂区上形成的第二类型的第二构图半导体层以用作基极；以及
形成并构图位于所述第二半导体层上的所述第一类型的第三构图半导体层以用作发射极；
所述第一类型的所述轻度掺杂区具有一掺杂浓度以完全耗尽经过所述第一半导体层到所述绝缘层的运动电荷。
14.一种制造双极晶体管的方法，包括步骤：
选择基板，其具有
在所述基板上的绝缘层；以及
设置在所述绝缘层上的第一单晶半导体层，在所述第一半导体层内形成第一类型轻度掺杂区和至少一个毗邻的所述第一类型重度掺杂区，所述轻度掺杂区和所述毗邻的重度掺杂区用作集电极，所述轻度掺杂区的顶部区域包括反掺杂成第二类型以用作基极的步骤；
形成并构图在所述第一半导体层的所述反掺杂区的区域上形成的第二类型的第二构图半导体层以用作非本征基极；以及
形成并构图位于所述第一半导体层的所述反掺杂区上的所述第一类型的第三构图半导体层以用作发射极；
所述第一类型的所述轻度掺杂区具有一掺杂浓度以完全耗尽经过所述第一半导体层到所述绝缘层的运动电荷。
15.根据权利要求13所述的双极晶体管，其特征在于，所述第二构图的半导体层包括形成硅锗合金的步骤。
16.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求1所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；以及
形成根据权利要求1所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；以及
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的。
17.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求3所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；以及
形成根据权利要求3所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；以及
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的。
18.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求1所述的双极晶体管；以及
形成p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
19.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求3所述的双极晶体管；以及
形成p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
20.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求5所述的双极晶体管；以及
形成p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
21.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求1所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
形成根据权利要求1所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的；以及
形成p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
22.一种制造集成电路芯片的方法，包括步骤：
形成根据权利要求3所述的第一种双极晶体管，其中，所述第一类型掺杂区为n型，而所述第二类型掺杂区为p型；
形成根据权利要求3所述的第二种双极晶体管，其中，所述第一类型掺杂区为p型，而所述第二类型掺杂区为n型；
所述第一种双极晶体管的所述基板和所述第二种双极晶体管的所述基板是相同的；
在所述第一种双极晶体管的所述基板上的所述绝缘层和在所述第二种双极晶体管的所述基板上的所述绝缘层是相同的；以及
形成p型沟道MOSFET和n型沟道MOSFET，其中，所述MOSFET的源极和漏极区向下延伸到所述双极晶体管的所述基板上的所述绝缘层。
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