CN206422071U - 功率半导体器件 - Google Patents

Abstract

公开了功率半导体器件。所述功率半导体器件包括位于沟槽中的分离栅结构。所述分离栅结构包括彼此隔开的第一栅极导体、第二栅极导体和第三栅极导体，所述第一栅极导体的第一部分位于所述沟槽的上部并且夹在所述第二栅极导体和所述第三栅极导体之间，所述第一栅极导体的第二部分延伸至所述沟槽的下部。该功率半导体器件采用分离栅结构以提高响应速度和降低开关损耗。

Description

功率半导体器件

技术领域

本实用新型涉及集成电路制造技术领域，更具体地，涉及功率半导体器件。

背景技术

功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。IGBT是由BJT(双极型三极管)和FET(场效应晶体管)组成的复合全控型电压驱动式功率半导体器件。IGBT兼具BJT和FET两者的优点，即高输入阻抗和低导通压降的特点，因此具有很好的开关特性，被广泛的应用于具有高压、强电流等特点的领域中，例如，交流电机、变频器、开关电源、照明电路、牵引传动等领域。

在传统的IGBT器件基础上，已经提出一种新的等离子体增强注入绝缘栅双极型晶体管(Injection Enhanced Gate Transistors即IEGT)器件结构。该器件结构通常是通过在IGBT器件结构中设置一个浮置的宽P阱结构来改善器件的导通损耗以及获得一个小的栅极电容。如此设计的器件能够在较小的栅极驱动电流的情况下获得快速导通的能力，并且可以提高导通效率以及降低导通损耗。然而，IEGT器件存在着抗dVce/dt能力较弱，易于被噪声信号干扰的问题。IEGT器件具有大的密勒电容，导致器件在关断时出现一个大的密勒平台。因此，IEGT器件的开关速度减小，并且关断损耗大，从而导致整体的开关损耗仍然过大。

因此，期望进一步改进基于IEGT结构的功率半导体器件的设计，以提高响应速度和降低开关损耗。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种采用分离栅结构以提高响应速度和降低开关损耗的功率半导体器件。

根据本实用新型的一方面，提供一种功率半导体器件，包括：第一掺杂类型的集电区；位于所述集电区上的第二掺杂类型的场截止区，所述第二掺杂类型与所述第一掺杂类型相反；位于所述场截止区上的第二掺杂类型的漂移区；位于所述漂移区上的第二掺杂类型的缓冲区；位于所述缓冲区上的第一掺杂类型的阱区；位于所述阱区中的第二掺杂类型的发射区；从所述阱区表面向下延伸，穿过所述阱区和所述缓冲区到达所述漂移区的沟槽；以及位于所述沟槽中的分离栅结构，其中，所述分离栅结构包括彼此隔开的第一栅极导体、第二栅极导体和第三栅极导体，所述第一栅极导体的第一部分位于所述沟槽的上部并且夹在所述第二栅极导体和所述第三栅极导体之间，所述第一栅极导体的第二部分延伸至所述沟槽的下部。

优选地，还包括：位于所述沟槽上部侧壁和所述第一栅极导体的第一部分侧壁上的栅极电介质，所述栅极电介质和所述第二栅极导体形成栅叠层，并且将所述第一栅极导体、所述第二栅极导体和所述第三栅极导体彼此隔开。

优选地，还包括：位于所述沟槽下部侧壁的绝缘层，所述绝缘层将所述第一栅极导体的第二部分与所述阱区和所述漂移区彼此隔开，所述栅极电介质的厚度小于所述绝缘层的厚度。

优选地，所述第一栅极导体为接地栅极，所述第二栅极导体为工作栅极，所述第三栅极导体为浮置栅极。

优选地，所述第二栅极导体围绕所述阱区的偏置阱区，所述第三栅极导体围绕所述阱区的浮置阱区。

优选地，还包括形成在所述浮置阱区上方的栅极导体，所述栅极导体与所述第二栅极导体电连接。

优选地，所述发射区形成在所述阱区的有效区域中，并且所述发射区与所述第一栅极导体电连接。

优选地，还包括：位于所述沟槽和所述发射区上方的层间介质层；位于所述阱区中的接触区，所述接触区为第一掺杂类型且掺杂浓度高于所述阱区的掺杂浓度；穿过所述层间介质层接触所述发射区和所述接触区的导电通道；以及与所述导电通道电连接的发射极电极。

优选地，还包括：与所述集电区电连接的集射极电极。

优选地，所述沟槽在功率半导体器件的主平面内按照弯折的形状延伸，从而限定所述偏置阱区和所述浮置阱区。

优选地，所述沟槽形成多个按照网格图案彼此连接的U形结构，所述分离栅结构在所述沟槽中连续延伸，并且在所述网格图案中，所述第三栅极导体围绕的区域形成信号岛。

优选地，所述场截止区的掺杂浓度高于所述漂移区的掺杂浓度。

优选地，还包括：续流二极管，所述续流二极管包括阳极和阴极，所述偏置阱区作为所述阳极，所述阴极为穿透所述集电区到达所述截止区的N型掺杂区。

优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

根据本实用新型的另一方面，提供一种制造功率半导体器件的方法，所述功率半导体器件包括第一掺杂类型的集电区和第二掺杂类型的发射区，所述第一掺杂类型与所述第二掺杂类型相反，包括：在半导体衬底中形成第二掺杂类型的缓冲区，所述半导体衬底位于所述缓冲区下方的部分形成第二掺杂类型的漂移区；形成从所述缓冲区表面延伸至所述漂移区中的沟槽；在所述沟槽中形成分离栅结构；在所述缓冲区中形成第一掺杂类型的阱区；在所述阱区中形成发射区；以及在所述漂移区的与所述发射区相对的一侧表面上形成第二掺杂类型的场截止区；以及，在场截止区的与所述发射区相对的一侧表面形成第一掺杂类型的集电区，其中，所述分离栅结构包括彼此隔开的第一栅极导体、第二栅极导体和第三栅极导体，所述第一栅极导体的第一部分位于所述沟槽的上部并且夹在所述第二栅极导体和所述第三栅极导体之间，所述第一栅极导体的第二部分延伸至所述沟槽的下部。

优选地，形成分离栅结构的步骤包括：在所述沟槽的侧壁和底部形成绝缘层；在所述沟槽中形成所述第一栅极导体，所述绝缘层围绕所述第一栅极导体；在所述沟槽的上部形成栅极电介质以及所述第二栅极导体和所述第三栅极导体，其中，所述栅极电介质和所述第二栅极导体形成栅叠层，并且将所述第一栅极导体、所述第二栅极导体和所述第三栅极导体彼此隔开。

优选地，所述第一栅极导体包括位于所述沟槽上部的第一部分和位于所述沟槽下部的第二部分，形成栅极电介质以及所述第二栅极导体和所述第三栅极导体的步骤包括：去除所述绝缘层位于所述沟槽的上部侧壁的部分，形成与所述第一栅极导体的第一部分相邻的第一开口和第二开口；在所述沟槽的上部侧壁和所述第一栅极导体的第一部分的侧壁上形成栅极电介质；在所述第一开口中形成所述第二栅极导体；以及在所述第二开口中形成所述第三栅极导体，其中，所述栅极电介质的厚度小于所述绝缘层的厚度，所述栅极电介质和所述第二栅极导体形成栅叠层，并且将所述第一栅极导体、所述第二栅极导体和所述第三栅极导体彼此隔开。

优选地，所述第一栅极导体为接地栅极，所述第二栅极导体为工作栅极，所述第三栅极导体为浮置栅极。

优选地，所述第二栅极导体围绕所述阱区的偏置阱区，所述第三栅极导体围绕所述阱区的浮置阱区。

优选地，还包括在所述浮置阱区上方形成栅极导体，所述栅极导体与所述第二栅极导体电连接。

优选地，所述发射区形成在所述阱区的有效区域中，所述方法还包括：将所述发射区与所述第一栅极导体电连接。

优选地，所述场截止区的掺杂浓度高于所述漂移区的掺杂浓度。

优选地，还包括：在所述沟槽和所述发射区上方形成层间介质层；在所述阱区中形成接触区，所述接触区为第一掺杂类型且掺杂浓度高于所述阱区的掺杂浓度；在所述层间介质层中形成接触所述发射区和所述接触区的导电通道；以及形成与所述导电通道电连接的发射极电极。

优选地，包括：形成与所述集电区电连接的集射极电极。

优选地，还包括：形成续流二极管的阴极，所述偏置阱区作为所述阳极，所述阴极为穿透所述集电区到达所述截止区的N型掺杂区。

优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

与现有技术相比，根据本实用新型实施例的功率半导体器件包括位于沟槽中的分离栅结构。该功率半导体器件通过设置不同电位的栅极结构实现对功率半导体器件栅极信号的分离，从而达到能够获得更低的栅极电容，提高器件的响应时间，改善开关速度，降低器件的开关损耗。

本实用新型所述的功率半导体器件采用了分离栅结构可以有效的降低器件的密勒电容，改善器件在工作中的负反馈效应，提高了器件的稳定性。第三栅极电极浮置并且围绕浮置阱区,在该区域内部会形成局部的空穴电荷聚集，可以改善功率半导体器件的饱和压降以及导通损耗。

进一步地，该浮置阱区为封闭区域，与外界信号隔离，可以提高器件对dv/dt的抗干扰能力，降低功率半导体器件由于较大的dv/dt导致的失效。

进一步地，该分离栅结构在沟槽中连续延伸，形成“信号岛”。通过导电通道113达到在不额外芯片额外面积的基础上实现栅极信号的不同设置，提高器件结构设计的灵活性。

进一步地，该功率半导体器件的元胞结构包括在主平面内按照弯折的形状延伸的沟槽及分离栅结构。实际中可以通过调节有效的信号栅极以及浮置第三栅极导体形成的封闭区域的面积/数量比例来获得不同参数性能的IGBT器件。

进一步地，该功率半导体器件内部集成续流二极管，在器件工作时无需额外并联一个续流二极管或是快恢复二极管器件，从而能够有效地降低该器件的应用成本。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1和2分别示出根据本实用新型第一实施例的功率半导体器件的分解透视图和俯视图；

图3a至3i示出根据本实用新型第一实施例的半导体器件制造方法不同阶段的截面图；

图4示出根据本实用新型第二实施例的半导体器件的截面图；

图5示出根据本实用新型实施例的功率半导体器件在关断时的栅极波形对比图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。

图1和2分别示出根据本实用新型实施例的功率半导体器件的分解透视图和俯视图。为了清楚起见，在图1中将功率半导体器件的一些部分分离示出，此外，图中未示出一些区域。可以理解，在实际产品中，功率半导体器件的各个部分是组合在一起的并且包括未示出的一些区域，从而形成完整的器件结构。在图2中的线AA示出随后截面图的截取位置。

如图1所示，在功率半导体器件100的垂直方向上，功率半导体器件100包括依次堆叠的N型漂移区101、N型缓冲区102和P型阱区109。N型缓冲区102的掺杂浓度高于N型漂移区的掺杂浓度。沟槽103从P型阱区109的表面经由N型缓冲区102延伸至N型漂移区101中达到预定的深度。分离栅结构形成在沟槽103中，包括位于沟槽103下部侧壁的绝缘层104，形成沟槽103中的第一栅极导体105、第二栅极导体106和第三栅极导体107，以及将三者彼此隔开的栅极电介质108。进一步地，栅极电介质108还位于沟槽103上部侧壁上，将第二栅极导体106和第三栅极导体107与P型阱区109之间隔开。栅极电介质108的厚度小于绝缘层104的厚度。

在P型阱区109中形成N型发射区111和P型接触区110。P型接触区110相对于P型阱区109重掺杂。导电通道113与N型发射区111和P型接触区110二者相接触。进一步地，发射极电极与导电通道113相连接。

尽管在图中未示出，然而，在N型漂移区101中与形成发射区111相对的表面形成堆叠的N型场截止区、P型集电区和集电极电极。该N型场截止区的掺杂浓度高于N型漂移区101。

在沟槽103中，第二栅极导体106和第三栅极导体107位于沟槽103的上部，第一栅极导体105从沟槽103的上部延伸至下部，包括分别位于沟槽103上部和下部的第一部分和第二部分。第一栅极导体105的上部位于第二栅极导体106和第三栅极导体107之间。在该实施例中，第一栅极导体105的第一部分的宽度小于第二部分的宽度。进一步地，第一栅极导体105、第二栅极导体106和第三栅极导体107之间由栅极电介质108彼此隔开。在该实施例中，第一栅极导体105接地(例如与功率半导体器件100的发射极)，第二栅极导体106是功率半导体器件100的工作栅极，第三栅极导体107浮置。

如图2所示，在功率半导体器件100的主平面内，沟槽103及其中的分离栅结构形成多个彼此互连的U形结构，包括发射极互连区ZA、分离栅延伸区ZB和分离栅互连区ZC。在发射极互连区ZA中，形成N型发射区111和P型接触区110，以及将二者互连的导电通道113。优选地，如果功率半导体器件100的发射区111在使用状态下接地，则可以在发射极互连区ZA中，将第一栅极导体105与发射区111连接，从而实现第一栅极导体105的接地。在分离栅延伸区ZB中，沟槽103及其中的分离栅结构按照弯折的形状延伸。在分离栅互连区ZC中，沟槽103及其中的分离栅结构与相邻的U形结构连接，形成网格图案。功率半导体器件100利用彼此邻接且连续延伸的第三栅极导体107形成信号岛，在该区域中例如可以形成与第二栅极导体106相连接的栅极电极。

进一步地，P型阱区109包括第二栅极导体106围绕的第一部分109-1，以及第三栅极导体107围绕的第二部分109-2。在该实施例中，P型阱区109的第一部分109-1是功率半导体器件100的偏置阱区，第二部分109-2位于浮置的第三栅极导体107附近，从而形成浮置的浮置阱区。根据所述功率半导体器件的性能参数，设置所述偏置阱区和所述浮置阱区的面积比例。在功率半导体器件中，如果相对于偏置阱区提高浮置阱区的面积比例，则可以降低导通损耗，但同时会增大寄生电容，降低器件的开关速度。因此，可以设置适合的面积比例，以权衡功率半导体器件的损耗和开关速度的需求。

功率半导体器件100的N型发射区111和P型接触区110均位于P型阱区109的第一部分109-1，即位于功率半导体器件100的偏置阱区内。在信号岛中，连续延伸的第一栅极导体105和第三栅极导体107围绕P型阱区109的第二部分109-2，从而在功率半导体器件100的浮置阱区中形成与第二栅极导体106相连接的栅极电极，以减小密勒电容。

根据该实施例的功率半导体器件，采用分离栅结构可以有效地降低密勒电容，从而改善在工作中的负反馈效应，提高了工作稳定性。同时，通过设置浮置的第三栅极电极107，在P型阱区109中形成封闭的浮置阱区，在该区域内部会形成局部的空穴电荷聚集，从而可以改善功率半导体器件的饱和压降以及导通损耗。

进一步地，由于所述P型阱区109的浮置阱区为完全封闭的，与外界信号隔离，可以提高器件对dv/dt的抗干扰能力，降低功率半导体器件由于较大的dv/dt导致的失效。此外，该功率半导体器件利用彼此邻接且连续延伸的第三栅极导体107形成信号岛，在该区域中例如可以形成与第二栅极导体106相连接的栅极电极。

进一步地，通过导电通道113实现发射区111和P型阱区109的互连，从而在不额外芯片额外面积的基础上实现栅极信号的不同设置，提高器件结构设计的灵活性。

进一步地，该功率半导体器件包括位于N型漂移区101和P型集电区之间的N型场截止区。N型截止区是与N型漂移区101邻接且彼此接触的重掺杂成N型的半导体层，使得电场在场截止区内急剧减弱，从而在关断瞬间可加快多数载流子复合。场截止区改善了功率半导体器件的抗雪崩耐量，并且减小尾电流从而降低了开关损耗。

图3a至3i示出根据本实用新型实施例的半导体器件制造方法不同阶段的截面图。所述截面图的截取位置位于功率半导体器件100的发射极互连区ZA中，如图2中的线AA所示。

该方法开始于半导体衬底。半导体衬底例如是掺杂成N型的硅衬底，该硅衬底的纵向掺杂均匀，电阻率例如在1～15Ω·cm的范围之间。半导体衬底具有相对的第一表面和第二表面。优选地，在半导体衬底的第一表面，通过光刻、蚀刻、离子注入、杂质激活等工艺形成功率半导体的分压环结构，所述的分压环结构属于本领域器件结构的一种公知的结构部分，在此不再详述。

在半导体衬底的第一表面形成N型缓冲区102，使得半导体衬底位于N型缓冲区102下方的部分形成N型漂移区101，如图3a所示。所述N型缓冲区102从半导体衬底的第一表面向下延伸至预定的深度，并且掺杂浓度高于所述N型漂移区101。用于形成N型缓冲区102的工艺包括通过光刻和蚀刻形成抗蚀剂掩模，经由抗蚀剂掩模的开口进行离子注入，然后去除抗蚀剂掩模，以及进行热退火以激活杂质。

然后，在半导体衬底的第一表面形成沟槽103，以及在沟槽103中填充绝缘层104，如图3b所示。所述沟槽103从N型缓冲区102的表面向下延伸，并且到达所述N型漂移区101中预定的深度。用于形成沟槽103的工艺包括通过光刻和蚀刻形成抗蚀剂掩模，经由抗蚀剂掩模的开口蚀刻去除N型缓冲区102的暴露部分，以及进一步去除N型漂移区101的暴露部分。用于形成绝缘层104的工艺包括通过热氧化在沟槽103的内壁形成氧化层104。所述氧化层104共形地覆盖沟槽103的侧壁和底部，从而仍然保留沟槽103的一部分内部空间。

然后，在衬有氧化层104的沟槽103中形成第一栅极导体105，如图3c所示。第一栅极导体105例如由掺杂的多晶硅组成。用于形成第一栅极导体105的工艺包括采用溅射等工艺沉积多晶硅，使得多晶硅填充沟槽103的剩余部分，以及采用化学机械平面化(CMP)去除位于沟槽103外部的多晶硅，从而使得填充沟槽103的多晶硅形成第一栅极导体105。

然后，在沟槽103的上部形成栅极电介质108以及第二栅极导体106和第三栅极导体107，如图3d所示。栅极电介质108例如由氧化硅组成，并且其厚度小于绝缘层104的厚度。用于形成栅极电介质108的工艺包括采用蚀刻去除氧化层104位于沟槽103上部的部分，从而形成与第一栅极导体105的第一部分相邻的第一开口和第二开口。所述第一开口和第二开口暴露沟槽103上部的侧壁表面，以及第一栅极导体105位于沟槽103上部的侧壁表面。进一步地，采用热氧化，将沟槽103上部的侧壁表面和第一栅极导体105的相应部分的侧壁表面氧化，形成栅极电介质108。用于形成第二栅极导体106和第三栅极导体107的工艺与用于形成第一栅极导体105的工艺相同，在此不再详述。第二栅极导体106位于第一开口中，第三栅极导体107位于第二开口中。

在该步骤中，形成分离栅结构。分离栅结构形成在沟槽103中，包括位于沟槽103中的第一栅极导体105、第二栅极导体106和第三栅极导体107，以及将三者彼此隔开的栅极电介质108。进一步地，栅极电介质108还位于沟槽103的上部侧壁上。第一栅极导体105从沟槽103的上部延伸至下部，包括分别位于沟槽103上部和下部的第一部分和第二部分。绝缘层104位于沟槽103的下部侧壁，并且围绕第一栅极导体105的第二部分。第一栅极导体105的上部位于第二栅极导体106和第三栅极导体107之间。由于第一栅极导体105位于沟槽103上部的侧壁表面热氧化转变成栅极电介质108，因此，第一栅极导体105的第一部分的宽度小于第二部分的宽度。

然后，在N型缓冲区102的表面形成P型阱区109，如图3e所示。所述P型阱区109从N型缓冲区102的表面向下延伸至预定的深度。用于形成P型阱区109的工艺与N型缓冲区102基本相同，区别仅仅在于掺杂剂类型相反，并且P型阱区109的深度小于N型缓冲区102的深度。

在该步骤前已经形成的沟槽103从P型阱区109的表面经由N型缓冲区102延伸至N型漂移区101中达到预定的深度。P型阱区109的深度小于等于第二栅极导体106和第三栅极导体107的深度。因而，在沟槽103的上部，栅极电介质108将第二栅极导体106和第三栅极导体107与P型阱区109之间隔开。在沟槽103的下部分，采用绝缘层104将第一栅极导体105的第二部分与N型缓冲区102之间隔开。在该实施例中，第二栅极导体106和栅极电介质108将作为功率半导体器件100的工作工作栅叠层。

然后，在P型阱区109的表面形成N型发射区111，如图3f所示。所述N型发射区111从P型阱区109的表面向下延伸至预定的深度。用于形成N型发射区111的工艺与N型缓冲区102基本相同，区别仅仅在于N型发射区111的深度小于P型阱区109的深度，在此不再详述。

应当注意，N型发射区111形成在P型阱区109中的与第二栅极导体106相邻的一部分区域中，而没有形成在P型阱区109中的与第三栅极导体107相邻的另一部分区域中。参见图2，沟槽103在功率半导体器件的主平面内按照弯折的形状延伸，沟槽103中形成的第二栅极导体106围绕的区域中形成N型发射区111。

然后，在半导体结构的表面沉积层间介质层112。该层间介质层例如可以是厚度为600纳米至1.5微米的硼磷硅玻璃(BPSG)。在层间介质层112中采用蚀刻等工艺形成接触孔。优选地，经由接触孔进行离子注入，在P型阱区109中形成P型接触区110。进一步地，在接触孔中形成导电通道113。导电通道113与N型发射区111和P型接触区110二者相接触，如图3g所示。

然后，在层间介质层112的接触孔中填充金属之后，对形成的金属层，经由掩模进行蚀刻，从而将金属层图案化成发射极电极114，如图3h所示。该发射极电极114与导电通道113相连接。

然后，在N型漂移区101中与形成发射区111相对的表面形成堆叠的N型场截止区115、P型集电区116和集电极电极117，如图3i所示。该N型场截止区115的掺杂浓度高于N型漂移区101的掺杂浓度。优选地，在形成N型场截止区115之前，采用减薄工艺以减小N型漂移区101的厚度。用于形成N型漂移区101和P型集电区116的工艺包括在N型漂移区101中通过离子注入形成相应掺杂浓度的掺杂区，以及进行热退火以激活杂质。用于形成集电极电极117的工艺与用于形成发射极电极114的工艺相同，在此不再详述。

优选地，在形成集电极电极117和发射极电极114的步骤之后，在真空或氮气保护气氛下对所述保留的预设厚度区域以及沉积的金属层进行热处理。热处理温度以及时间不足以使得功率半导体器件的金属层熔融。

进一步地，如图2所示，在发射极互连区ZA中，提供第一栅极导体105的接地。如果功率半导体器件100的发射区111在使用状态下接地，则可以将第一栅极导体105与发射区111彼此连接。在分离栅互连区ZC中，相邻的U形结构彼此连接，形成网格图案，其中，连续延伸的第三栅极导体107形成信号岛。在信号岛中形成与第二栅极导体106相连接的栅极电极。第三栅极导体107悬置。

图4示出根据本实用新型第二实施例的半导体器件的截面图。根据第二实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于包括内嵌续流二极管，其他方面则基本相同。如图4所示，该续流二极管的阳极为阱区109的偏置阱区，阴极118为穿透集电区116到达截止区115的N型掺杂区。阴极118与P型集电极116和N型场截止区115二者接触。进一步地，集电极电极117与P型集电区116和阴极118二者均连接。用于形成阴极118的工艺例如包括在P型集电区116中离子注入形成N型掺杂区，该N型掺杂区从P型集电区116的表面延伸至N型场截止区115。用于形成集电极电极117的工艺例如包括沉积导电层覆盖阴极118与集电区116的表面。

根据第二实施例的功率半导体器件内部集成续流二极管，在器件工作时无需额外并联一个续流二极管或是快恢复二极管器件，从而能够有效地降低该器件的应用成本。

图5示出根据本实用新型实施例的功率半导体器件在关断时的栅极波形对比图。与传统IEGT结构的功率半导体器件相比，采用本实用新型结构的功率半导体器件的关断期间的发射极集电极电压VCE随时间变化中消除了密勒平台，饱和电压迅速减小至零，从而提高了响应速度和降低了开关损耗。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本实用新型的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (17)

1.一种功率半导体器件，其特征在于，包括：

第一掺杂类型的集电区；

位于所述集电区上的第二掺杂类型的场截止区，所述第二掺杂类型与所述第一掺杂类型相反；

位于所述场截止区上的第二掺杂类型的漂移区；

位于所述漂移区上的第二掺杂类型的缓冲区；

位于所述缓冲区上的第一掺杂类型的阱区；

位于所述阱区中的第二掺杂类型的发射区；

从所述阱区表面向下延伸，穿过所述阱区和所述缓冲区到达所述漂移区的沟槽；以及

位于所述沟槽中的分离栅结构，

其中，所述分离栅结构包括彼此隔开的第一栅极导体、第二栅极导体和第三栅极导体，所述第一栅极导体的第一部分位于所述沟槽的上部并且夹在所述第二栅极导体和所述第三栅极导体之间，所述第一栅极导体的第二部分延伸至所述沟槽的下部。

2.根据权利要求1所述的功率半导体器件，其特征在于，还包括：位于所述沟槽上部侧壁和所述第一栅极导体的第一部分侧壁上的栅极电介质，所述栅极电介质和所述第二栅极导体形成栅叠层，并且将所述第一栅极导体、所述第二栅极导体和所述第三栅极导体彼此隔开。

3.根据权利要求2所述的功率半导体器件，其特征在于，还包括：位于所述沟槽下部侧壁的绝缘层，所述绝缘层将所述第一栅极导体的第二部分与所述阱区和所述漂移区彼此隔开，所述栅极电介质的厚度小于所述绝缘层的厚度。

4.根据权利要求3所述的功率半导体器件，其特征在于，所述第一栅极导体为接地栅极，所述第二栅极导体为工作栅极，所述第三栅极导体为浮置栅极。

5.根据权利要求4所述的功率半导体器件，其特征在于，所述第二栅极导体围绕所述阱区的偏置阱区，所述第三栅极导体围绕所述阱区的浮置阱区。

6.根据权利要求5所述的功率半导体器件，其特征在于，根据所述功率半导体器件的性能参数，设置所述偏置阱区和所述浮置阱区的面积比例。

7.根据权利要求5所述的功率半导体器件，其特征在于，还包括形成在所述浮置阱区上方的栅极导体，所述栅极导体与所述第二栅极导体电连接。

8.根据权利要求5所述的功率半导体器件，其特征在于，所述发射区形成在所述阱区的有效区域中，并且所述发射区与所述第一栅极导体电连接。

9.根据权利要求4所述的功率半导体器件，其特征在于，还包括：

位于所述沟槽和所述发射区上方的层间介质层；

位于所述阱区中的接触区，所述接触区为第一掺杂类型且掺杂浓度高于所述阱区的掺杂浓度；

穿过所述层间介质层接触所述发射区和所述接触区的导电通道；以及

与所述导电通道电连接的发射极电极。

10.根据权利要求4所述的功率半导体器件，其特征在于，还包括：

与所述集电区电连接的集射极电极。

11.根据权利要求5所述的功率半导体器件，其特征在于，所述沟槽在功率半导体器件的主平面内按照弯折的形状延伸，从而限定所述偏置阱区和所述浮置阱区。

12.根据权利要求9所述的功率半导体器件，其特征在于，所述沟槽形成多个按照网格图案彼此连接的U形结构，所述分离栅结构在所述沟槽中连续延伸，并且在所述网格图案中，所述第三栅极导体围绕的区域形成信号岛。

13.根据权利要求5所述的功率半导体器件，其特征在于，所述场截止区的掺杂浓度高于所述漂移区的掺杂浓度。

14.根据权利要求13所述的功率半导体器件，其特征在于，还包括：续流二极管，所述续流二极管包括阳极和阴极，所述偏置阱区作为所述阳极，所述阴极为穿透所述集电区到达所述截止区的N型掺杂区。

15.根据权利要求1至14中任一项所述的功率半导体器件，其特征在于，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

16.一种功率半导体器件，其特征在于，包括：

第一掺杂类型的集电区；

位于所述集电区上的第二掺杂类型的场截止区，所述第二掺杂类型与所述第一掺杂类型相反；

位于所述场截止区上的第二掺杂类型的漂移区；

位于所述漂移区上的第二掺杂类型的缓冲区；

位于所述缓冲区上的第一掺杂类型的阱区；

位于所述阱区中的第二掺杂类型的发射区；

从所述阱区表面向下延伸，穿过所述阱区和所述缓冲区到达所述漂移区的沟槽；以及

位于所述沟槽中的分离栅结构，

其中，所述沟槽在功率半导体器件的主平面内按照弯折的形状延伸，从而将所述阱区限定为偏置阱区和浮置阱区。

17.一种功率半导体器件，其特征在于，包括：

第一掺杂类型的集电区；

位于所述集电区上的第二掺杂类型的场截止区，所述第二掺杂类型与所述第一掺杂类型相反；

位于所述场截止区上的第二掺杂类型的漂移区；

位于所述漂移区上的第二掺杂类型的缓冲区；

位于所述缓冲区上的第一掺杂类型的阱区；

位于所述阱区中的第二掺杂类型的发射区；

从所述阱区表面向下延伸，穿过所述阱区和所述缓冲区到达所述漂移区的沟槽；以及

位于所述沟槽中的分离栅结构，

其中，所述沟槽形成多个按照网格图案彼此连接的U形结构，所述分离栅结构在所述沟槽中连续延伸，并且在所述网格图案中形成信号岛。