CN109979936A - 一种集成半导体器件和电子装置 - Google Patents

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Abstract

本发明提供一种集成半导体器件和电子装置，可以将耗尽型器件和增强型器件集成在一个半导体器件上，将两种器件同时封装，节省工艺流程，节省芯片面积，同时，在栅极结构下方设置介质岛，在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。

Description

一种集成半导体器件和电子装置
技术领域
本发明涉及半导体制造领域，具体而言涉及一种集成半导体器件和电子装 置。
背景技术
现有半导体器件具有增强型和耗尽型半导体器件，如垂直双扩散金属氧化物 场效应器件(VDMOS)包括增强型VDMOS器件和耗尽型VDMOS器件，其具 有关开特性好、功耗低等优势，在LED驱动、电源适配器等方面具有广泛应用。 但是现有的这些产品中大部分是独立封装，这样带来工艺成本增加，芯片面积过 大等缺点。
一种集成增强型VDMOS器件和耗尽型的VDMOS器件的集成半导体器件 中，耗尽型VDMOS器件在开态工作时，由于沟道表面附近浓度大，耗尽会不 充分，导致表面峰值电场过高，击穿稳定性变差；同时在实际的负载电路中通常 会有浪涌电流等严苛的工作环境，在通过雪崩电流的过程中很容易导致器件的热 烧毁；在频率较高的情况下，器件功耗将会显著增大。
为此，本发明提供了一种新的集成半导体器件和电子装置，用以解决现有技 术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分 中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护 的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术 方案的保护范围。
本发明提供了一种集成半导体器件，至少包括：
半导体衬底；
第一掺杂类型外延层，位于所述半导体衬底的正面，包括第一区、第二区和 第三区，在所述第三区中设置有隔离结构；
第二掺杂类型深阱，位于所述第一掺杂类型外延层中，包括位于所述第一区 中的至少两个和位于所述第二区中的至少两个；
介质岛，位于所述第一掺杂类型外延层上，包括分别部分覆盖所述第一区、 所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域的至少两个，并且所 述介质岛与所述的相邻所述第二掺杂类型深阱不接触；
栅极结构，位于所述第一掺杂类型外延层上、并覆盖所述介质岛和所述介质 岛两侧的所述第二掺杂类型深阱的部分区域；
第一掺杂类型源区，位于所述栅极结构两侧下方的所述第二掺杂类型深阱 中，并且位于同一第二掺杂类型深阱中的所述第一掺杂类型源区被部分所述第一 掺杂类型深阱的区域隔开；以及
第一掺杂类型沟道，位于所述介质岛两侧、所述第一掺杂类型外延层中，所 述第一掺杂类型沟道的横向延伸至所述第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
示例性的，所述介质岛的厚度范围为所述介质岛的长度范 围为2μm～5μm。
示例性的，所述隔离结构包括位于所述第三区中的至少一个第二掺杂类型深 阱和覆盖所述第二掺杂类型深阱的场氧。
示例性的，所述隔离结构包括至少一个沟槽和覆盖所述沟槽的介质岛，所述 沟槽中填充有介质材料层。
示例性的，所述沟槽的深度等于或大于所述第一掺杂类型外延层的厚度。
示例性的，还包括位于所述第一区、所述第二区中的所述第二掺杂类型深阱 中的第二掺杂类型源区，所述第二掺杂类型源区位于所述第一掺杂类型源区之间 且与所述第一掺杂类型源区接触。
示例性的，还包括位于所述第一区、所述第二区中的所述第二掺杂类型深阱 中的第二掺杂类型阱区，所述第二掺杂类型阱区位于所述第一掺杂类型源区和所 述第二掺杂类型源区的下方。
示例性的，还包括源极，所述源极与所述栅极结构之间绝缘，所述源极包括 第一源极与第二源极，所述第一源极与位于所述第一区中的所述第二掺杂类型深 阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二源极 与位于所述第二区中的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中 的所述第一掺杂类型源区接触，所述第一区源极与所述第二区源极绝缘设置。示 例性的，所述半导体衬底为第一掺杂类型的半导体衬底，所述集成半导体器件包 括VDMOS器件，位于所述第一区中的为耗尽型VDMOS器件，位于所述第二 区中的为增强型VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体 衬底，所述集成半导体器件包括IGBT器件，位于所述第一区中的为耗尽型IGBT器件，位于所述第二区中的为增强型IGBT器件。
本发明还提供了一种电子装置，所述电子装置包括如上任一所述制造方法制 得的集成半导体器件。
根据本发明的集成半导体器件，可以将耗尽型器件和增强型器件集成在一个 半导体器件上，将两种器件同时封装，节省工艺流程，节省芯片面积，同时，在 栅极结构下方设置介质岛，在耗尽型器件形成沟道的过程中，由于介质岛的存在 阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可 靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅 极电容，减小器件的开关损耗。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了 本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明的一个实施例的一种半导体器件的结构示意图；
图2为根据本发明的另一个实施例的一种半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理 解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个 这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领 域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所 述的一种集成半导体器件和电子装置。显然，本发明的施行并不限于半导体领域 的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这 些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限 制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出， 否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使 用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和 /或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、 组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示 例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述 的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整， 并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为 了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件， 因而将省略对它们的描述。
实施例一
下面，以集成VDMOS半导体器件为示例对本发明的集成半导体器件进行 示例性说明，需要理解的是，本实施例以集成VDMOS半导体器件示例进行说 明仅仅是示例性的，任何集成有耗尽型器件和增强型器件的集成半导体器件的制 造方法，均适用于本发明。
为了解决现有技术中的问题，本发明提供了一种集成半导体器件。面参看图 1对本发明的半导体器件的结构进行示例性描述。
本发明所述的集成半导体器件包括：
半导体衬底；
第一掺杂类型外延层，位于所述半导体衬底的正面，包括第一区、第二区和 第三区，在所述第三区中设置有隔离结构；
第二掺杂类型深阱，位于所述第一掺杂类型外延层中，包括位于所述第一区 中的至少两个和位于所述第二区中的至少两个；
介质岛，位于所述第一掺杂类型外延层上，包括分别部分覆盖所述第一区、 所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域的至少两个，并且所 述介质岛与所述的相邻所述第二掺杂类型深阱不接触；
栅极结构，位于所述第一掺杂类型外延层上、并覆盖所述介质岛和位于所述 介质岛两侧的所述第二掺杂类型深阱的部分区域；
第一掺杂类型源区，位于所述栅极结构两侧、所述第二掺杂类型深阱中，并 且位于同一第二掺杂类型深阱中的所述第一掺杂类型源区被部分所述第一掺杂 类型深阱的区域隔开；以及
第一掺杂类型沟道，位于所述介质岛两侧、所述第一掺杂类型外延层中，所 述第一掺杂类型沟道的横向延伸至所述第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
参看图1，本发明所述的集成半导体器件包括半导体衬底100，具体地，可 以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、 InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构 等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性 的，所述半导体衬底为第一掺杂类型。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型， 其中，所述第一掺杂类型和所述第二掺杂类型相反。比如第一掺杂类型是P型， 低掺杂P-型，高掺杂P+型其中之一，则第二掺杂类型是N型，低掺杂N-型，高 掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂 N+型其中之一，则第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。 示例性的，所述第一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺 杂浓度为1×1014/cm3～2×1014/cm3。
在所述半导体衬底100的正面形成有第一掺杂类型外延层101，所述第一掺 杂类型外延层包括第一区1和第二区2。在本实施例中，所述半导体衬底为N- 衬底，所述第一类型掺杂外延层为N型低掺杂的外延层，即N-外延层。示例性 的，所述第一掺杂类型外延层101的厚度和电阻率会影响器件的耐压能力，第一 掺杂类型外延层101的厚度越厚，电阻率越大，器件的耐压能力越高。在本实施 例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外 延层101的厚度为45μm～65μm，电阻率为15Ω～25Ω。
示例性的，所述第一区1中设置耗尽型的器件，所述第二区2中设置增强型 器件，所述第一掺杂类型外延层还包括第三区，所述第三区位于所述第一区和所 述第二区之间。继续参看图1，在所述第一掺杂类型外延层101还包括第三区3， 所述第三区3位于所述第一区1和所述第二区2之间。示例性的，所述第三区3 形成有对形成在所述第一区1的耗尽型器件和形成在所述第二区2的增强型器件 进行隔离的隔离结构。
继续参看图1，本发明所述的集成半导体器件还包括第二掺杂类型深阱102， 所述第二掺杂类型深阱102位于所述第一掺杂类型外延层101中，其中第二掺杂 类型深阱102包括位于所述第一区1中的至少两个第二掺杂类型深阱1021和位 于所述第二区2中的至少两个第二掺杂类型深阱1022。在本实施例中，所述第 一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一类型掺杂外延 层为N型低掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱。
示例性的，在包括第三区的第一掺杂类型外延层中，在所述第三区中还形成 有至少一个所述第二掺杂类型深阱。如图1所示，在所述第三区3中形成有至少 一个所述第二掺杂类型深阱1023，所述第三区3的第二掺杂类型深阱1023构成 隔离结构的一部分。
形成所述第二掺杂类型深阱的方法包括：在所述第一掺杂类型外延层上形成 图案化的掩膜层，所述图案化的掩膜层露出所述拟形成第二掺杂类型深阱的区 域；执行第二掺杂类型阱区离子注入，在所述第一掺杂类型外延层上形成第二掺 杂类型深阱；去除所述图案化的掩膜层。形成所述第二掺杂类型深阱的方法可以 是本领域技术人员所熟知的方法，在此不再赘述。
在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即 N-衬底，所述第一掺杂类型外延层为N型低掺杂的外延层，即N-外延层，所述 第二掺杂类型深阱为P阱，所述第二掺杂类型阱区离子注入的离子为硼离子，注 入的能量范围为50Kev～200Kev，注入剂量范围为5.0E13/cm2～5.0E14/cm2。
继续参看图1，本发明所述的集成半导体器件还包括介质岛103，所述介质 岛103位于所述第一掺杂类型外延层101上，包括分别部分覆盖所述第一区1、 所述第二区2中的相邻两个所述第二掺杂类型深阱102(包括1021和1022)之 间的区域的至少两个，并且所述介质岛与所述的相邻两个所述第二掺杂类型深阱 102(包括1021和1022)不接触。
将介质岛位于在所述第一区、所述第二区内的相邻两个第二掺杂类型深阱之 间的区域的上方，从而在形成耗尽型器件的沟道的过程中，将介质岛作为掩膜执 行离子注入，阻止了离子进入介质岛下方的区域，使得介质岛下方的第一掺杂类 型外延层的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠 性大大提高。
所述介质岛的材料可以氧化硅、氮化硅等任何类型的介质材料。是示例性的， 形成所述介质岛的步骤包括：在所述第一掺杂类型外延层上沉积形成介质岛材料 层；在所述介质岛材料层上形成图案化的掩膜层，所述图案化的掩膜层覆盖拟形 成所述介质岛的区域；以所述图案化的掩膜层刻蚀化所述介质岛材料层，形成所 述介质岛；去除所述掩膜层。
继续参看图1，本发明所述的集成半导体器件还包括栅极结构106，所述栅 极结构位于所述第一掺杂类型外延层上101，所述栅极结构106覆盖介质岛103， 并覆盖所述介质岛103两侧的部分所述第二掺杂类型深阱102(包括1021和 1022)的部分区域。所述栅极结构106包括形成在所述第一区1上的栅极结构 1061和形成在所述第二区2上的栅极结构1062。所述栅极结构106包括栅介电 层107和栅极材料层108；所述第一区1中的栅极结构1061部分覆盖第一区1 中相邻的所述第二掺杂类型深阱1021，所述第二区2中的栅极结构1062部分覆 盖第二区2中相邻的所述第二掺杂类型深阱1022。在栅极结构下方形成介质岛， 对于增强型器件，根据公式Cox＝εox/tox，可知由于介质岛的存在，使得栅介电 层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。
所述栅极结构106以及栅极结构的材料可以是本领域技术人员所熟知的任 何材料。示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材 料。示例性的，所述的栅介电层的厚度范围为所述的栅极材料 层的厚度范围为
在本实施例中，在第三区形成第二掺杂类型深阱作为隔离结构一部分，所述 集成半导体器件还包括覆盖在所述第三区中的所述第二掺杂类型深阱的场氧。示 例性的，所述场氧与所述介质岛为相同的材料层。继续参看图1，在第三区3上 设置有覆盖第二掺杂类型深阱1023的场氧104。设置场氧104覆盖所述第三区3 的所述第二掺杂类型深阱1023，从而形成封闭的隔离结构。示例性的，所述场 氧与所述介质岛为相同的材料层，均为氧化硅材料。示例性的，所述介质岛103 和场氧104的厚度范围为所述介质岛103的长度范围为 2μm～5μm。
继续参看图1，本发明所述的集成半导体器件还包括第一掺杂类型源区110， 所述第一掺杂类型源区110位于所述栅极结构106两侧、所述第二掺杂类型深阱 102(包括1021和1022)中。在第一区1中第一掺杂类型源区110位于栅极结 构1061两侧、第二掺杂类型深阱1021中，其中位于同一所述第二掺杂类型深阱 1021中的所述第一掺杂类型源区110被部分所述第二掺杂类型深阱1021的区域 隔开。在第二区2中第一掺杂类型源区110位于栅极结构1062两侧的第二掺杂 类型深阱1022中，其中位于同一所述第二掺杂类型深阱1022中的所述第一掺杂 类型源区110被部分所述第二掺杂类型深阱1022的区域隔开。
形成所述第一掺杂类型源区的方法包括：在所述第一掺杂类型外延层上形成 图案化的掩膜层，所述图案化的掩膜层露出拟形成所述第一掺杂类型源区的区 域；执行第一掺杂类型源区离子注入，形成所述第一掺杂类型源区；去除所述图 案化的掩膜层。在本实施例中，形成所述第一掺杂类型源区110的离子注入步骤 采用磷离子注入步骤，注入的能量范围为50Kev～150Kev，注入剂量范围为 5.0E15/cm2～1.0E16/cm2。
在一个示例中，在所述介质岛的形成过程中形成位于同一第一掺杂类型深阱 中的所述第一掺杂类型沟道之间的区域上方的另一介质岛，从而在形成所述第一 掺杂类型源区的步骤中以所述另一介质岛和所述栅极结构为掩膜执行第一掺杂 类型源区离子注入，而不需要另外形成离子注入掩膜的步骤。减少工艺中的光刻 版数量和光刻步骤。
继续参看图1，本发明所述的集成半导体器件还包括位于所述第一区1中的 所述介质岛103两侧的第一掺杂类型沟道105，所述第一掺杂类型沟道延伸至所 述第一掺杂类型源区110。在第一区中设置第一掺杂类型沟道，从而第一区的半 导体器件设置为耗尽型器件。在此基础上在第二区中不设置第一掺杂类型沟槽， 从而第二区的半导体器件设置为增强型器件，从而将耗尽型器件和增强型器件集 成在同一半导体器件中，减少分立器件的封装面积，减少工艺成本。
示例性的，第一掺杂类型的沟道的形成步骤设置在介质岛形成之后、栅极结 构形成之前，形成所述第一掺杂类型沟道的方法包括：在所述第一掺杂类型外延 层上形成图案化的掩膜层，所述图案化的掩膜层露出拟形成所述第一掺杂类型沟 道的区域；执行第一掺杂类型沟道离子注入，形成所述第一掺杂类型沟道；去除 所述图案化的掩膜层。示例性的，所述沟道离子注入的离子为磷离子，注入能量 范围为50Kev～200Kev，注入剂量范围为5.0E12/cm2～5.0E13/cm2。
示例性的，如图1中所示，本发明所述的集成半导体器件还包括分别设置在 所述第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱 1022中第二掺杂类型源区112，所第二掺杂类型源区112位于所述第一掺杂类型 源区110之间并与所述第一掺杂类型源区110接触，所述第二掺杂类型源区用以 增强源极与深阱的接触。
示例性的，如图1中所示，所述半导体器件还包括分别设置在所述第一区1 中的第二掺杂类型深阱1021和所述第二区2中的第二掺杂类型深阱1022中的第 二掺杂类型阱区109，所述第二掺杂类型阱区109位于所述第一掺杂类型源区110 和所述第二掺杂类型源区112下方。形成在第一掺杂类型源区110和第二掺杂类 型源区112下方的第二掺杂类型阱区109，可以显著的减小寄生晶体管基区的电 阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
示例性的，如图1中所示，所述半导体器件包括还包括源极113，所述源极 113与所述栅极结构106之间通过设置的介质层111绝缘。所述源极113包括第 一区源极1131和第二区源极1132。所述第一区源极1131与所述第一区1中的 第二掺杂类型深阱1021和位于所述第二掺杂类型深阱1121中的第一掺杂类型源 区110接触，所述第二区源极1132与所述第二区2中的第二掺杂类型深阱1022 和位于所述第二掺杂类型深阱1022中的第一掺杂类型源区110接触，其中，所 述第一区源极1131与第二区源极1132不接触。从而形成独立的耗尽型半导体器 件的源极和增强型半导体器件的源极。在本实施例中，在第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱1022中形成有第二掺杂类型源 区112，所述第一区源极1131与所述第一区1中的第一掺杂类型源区110和第 二掺杂类型源区112接触，所述第二区源极1132与所述第二区2中的第一掺杂 类型源区110和第二掺杂类型源区112接触。
示例性的，形成所述第二掺杂类型源区、第二掺杂类型阱区和所述源极的步 骤包括：在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结 构以露出部分所述第一掺杂类型源区和位于所述第一掺杂类型源之间的部分深 阱的区域；执行第二掺杂类型源区离子注入、形成位于所述第一掺杂类型源区之 间的第二掺杂类型源区；执行第二掺杂类型阱区离子注入，在所述第一掺杂类型 源区和所述第二掺杂类型源区的下方形成第二掺杂类型阱区；在所述第一掺杂类 型外延层上形成源极，所述源极包括与所述第一区的第二掺杂类型深阱接触的第 一区源极和与所述第二区的第二掺杂类型深阱接触的第二区源极，所述第一区源 极与第二区源极不接触。
示例性的，所述形成第二掺杂类型源区的离子注入步骤采用硼离子或二氟化 硼离子注入步骤，注入的能量范围为50Kev～200Kev，注入剂量范围为 5.0E14/cm2～5.0E15/cm2。
示例性的，形成所述第二掺杂类型阱区的离子注入步骤为硼离子注入步骤， 注入的能量范围为150Kev～300Kev，其注入剂量范围为1.0E15/cm2～5.0E15/cm2。 所述源极采用常规的铝、铜的一种或几种的合金。
形成所述源极113的步骤包括：沉积源极材料层，并图案化源极材料层以形 成所述源极。所述刻蚀介质层、沉积源极材料层、图案化源极材料层的步骤为本 领域技术人员所熟知的工艺，在此不再赘述。
示例性的，如图1中所示，所述半导体器件还包括形成在所述半导体衬底 100背面的漏极114。从而形成完整的集成有耗尽型VDMOS器件和增强型 VDMOS器件的集成的VDMOS器件。需要理解的是，本实施例以VDMOS器件 为示例进行说明仅仅是示例性的，并非要限制本发明的范围，本领域技术人员根 据需要，设置其他类型的器件。同时，为了扩大器件的应用领域和效率，可根据 需要将多种半导体器件集成在一起，如在上述集成的半导体器件上再集成一个或 多个二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导 体器件。
实施例二
在本实施例中，还提供了一种集成IGBT器件，所述集成IGBT器件包括耗 尽型IGBT器件和增强型IGBT器件。具体的，将实施例一中的半导体衬底设置 为第二掺杂类型，即半导体衬底为P型衬底，而实施例一种其他部件的形成位置 和掺杂类型保持不变，具体的，所述的IGBT器件包括：
第二掺杂类型的半导体衬底；
第一掺杂类型外延层，位于所述半导体衬底的正面，包括第一区、第二区和 第三区，在所述第三区中设置有隔离结构；
第二掺杂类型深阱，位于所述第一掺杂类型外延层中，包括位于所述第一区 中的至少两个和位于所述第二区中的至少两个；
介质岛，位于所述第一掺杂类型外延层上，包括分别部分覆盖所述第一区、 所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域的至少两个，并且所 述介质岛与所述的相邻所述第二掺杂类型深阱不接触；
栅极结构，位于所述第一掺杂类型外延层上、并覆盖所述介质岛和所述介质 岛两侧的所述第二掺杂类型深阱的部分区域；
第一掺杂类型源区，位于所述栅极结构两侧、所述第二掺杂类型深阱中，并 且位于同一第二掺杂类型深阱中的所述第一掺杂类型源区被部分所述第一掺杂 类型深阱的区域隔开；以及
第一掺杂类型沟道，位于所述介质岛两侧下方的所述第一掺杂类型外延层 中，所述第一掺杂类型沟道的横向延伸至所述第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
具体的器件布置形式和形成方式参见实施例一，在此不再赘述。
示例性的，将所述IGBT器件与快恢复二极管并联使用，提升器件的均流效 果，和系统工作的稳定性和可靠性。
实施例三
下面参考图2对根据本发明的另一种集成半导体器件的结构进行说明。
如图2所示，根据本发明的集成半导体器件包括半导体衬底200。半导体衬 底200，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、 SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些 半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、 绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗 (GeOI)等。示例性的，所述半导体衬底为第一掺杂类型。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型， 其中，所述第一掺杂类型和所述第二掺杂类型相反。比如第一掺杂类型是P型， 低掺杂P-型，高掺杂P+型其中之一，则第二掺杂类型是N型，低掺杂N-型，高 掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂 N+型其中之一，则第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。 示例性的，所述半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为 1×1014/cm3～2×1014/cm3。
继续参看图1，根据本发明的集成半导体器件包括第一掺杂类型外延层201， 所述第一掺杂类型外延层位于所述半导体衬底200的正面。在本实施例中，所述 半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型 低掺杂的外延层，即N-外延层。示例性的，所述第一掺杂类型外延层101的厚 度和电阻率会影响器件的耐压能力，第一掺杂类型外延层101的厚度越厚，电阻 率越大，器件的耐压能力越高。在本实施例中，形成的VDMOS半导体器件耐 压要求在650V时，所述第一掺杂类型外延层101的厚度为45μm～65μm，电阻 率为15Ω～25Ω。
所述第一掺杂类型外延层101包括第一区1、第二区2和第三区3；所述第 一区1设置有耗尽型器件，所述第二区2设置有增强型器件，所述第三区设置有 至少一个沟槽202，所述沟槽被介质材料层填充用以对所述耗尽型器件和增强型 器件进行隔离。示例性的，所述介质材料层为氧化层、多晶硅、TEOS和BPSG 中的一种或几种的组合。
由所述沟槽202设置的隔离结构，对在所述沟槽两侧的耗尽型器件和增强型 器件之间可能形成的电流通道进行阻隔，对耗尽型器件和增强型器件起到隔离效 果。其中，所述沟槽的深度可以小于所述第一掺杂类型外延层的厚度，也可以等 于或大于所述第一掺杂类型外延层的厚度，均能起到隔离的效果。所述沟槽的个 数会影响隔离效果，沟槽的个数越多隔离效果越好。同时，本发明采用沟槽设置 隔离结构，相较于采用深阱设置隔离结构，有效减少了隔离结构的面积，从而节 省了芯片面积。
示例性的，所述沟槽的深度大于或等于所述第一掺杂类型外延层的厚度，即 所述沟槽穿透所述第一掺杂类型外延层。如图1所示，沟槽202穿透所述第一掺 杂类型外延层201而延伸入所述半导体衬底200中。
将沟槽设置为穿透所述第一掺杂类型外延层，从而形成彻底阻隔位于所述外 延层中、所述沟槽两侧的耗尽型器件和增强型器件之间可能形成的电流通道，从 而显著提升耗尽型器件和增强型器件的隔离特性，同时，在这样的设置中，不需 要进一步设置多个隔离沟槽就能达到最大的隔离效果，进一步减少了隔离结构的 面积，节省芯片面积。
继续参看图2，根据本发明的集成半导体器件还包括第二掺杂类型深阱203， 所述第二掺杂类型深阱203位于所述第一掺杂类型外延层201中，其中第二掺杂 类型深阱203包括位于所述第一区1中的至少两个第二掺杂类型深阱2031、位 于所述第二区2中的至少两个第二掺杂类型深阱2032。在本实施例中，所述半 导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型低 掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱。
继续参看图2，根据本发明的集成半导体器件还包括形成在所述第一掺杂类 型外延层201上的多个介质岛204，所述介质岛204包括第一介质岛2041和第 二介质岛2042。
第一介质岛2041位于所述第一区1中的相邻两个第二掺杂类型深阱2031 之间的区域的上方和位于所述第二区2中相邻两个第二掺杂类型深阱2032之间 的区域的上方。其中，在所述第一区1中，所述介质岛2041与所述的相邻两个 第二掺杂类型深阱2031不接触，在所述第二区2中所述介质岛2041与所述的相 邻两个第二掺杂类型深阱2032不接触。
第一介质岛2041形成在所述第一区、所述第二区内的相邻两个第二掺杂类 型深阱之间的区域的上方，从而在形成耗尽型器件的沟道的过程中，将其作为掩 膜执行离子注入，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子 浓度低，使得器件在开态下的击穿可靠性大大提高。
第二介质岛2042覆盖被填充的沟槽，从而形成封闭的沟槽结构，形成位于 增强型器件和耗尽型器件之间的完整的隔离结构，以对增强型器件和耗尽型器件 进行有效的隔离。示例性的，所述介质岛和所述沟槽的填充材料为同种材料。示 例性的，所述沟槽的宽度为0.5μm～2μm。所述介质岛和所述沟槽的填充材料为 同种材料均为热氧化层。
示例性的，填充所述沟槽的所述介质材料与所述介质岛的材料为同一种材 料。示例性的，所述填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介 质岛的步骤包括：执行沉积工艺，形成覆盖所述第一掺杂类型外延层并填充所述 沟槽的介质材料层；图案化所述介质材料层，以形成所述介质岛。将填充沟槽的 介质材料层与介质岛的材料设置为同一材料，从而将沟槽的填充与介质岛的形成 置于同一步骤，减少了工艺流程，减少了工艺成本。
进一步，沟槽的宽度范围为0.5μm～2μm，填充所述沟槽的介质材料与所述 介质岛的材料均为热氧化硅层。填充所述沟槽、并形成位于所述第一掺杂类型外 延层上的介质岛的步骤包括：执行热氧化工艺，形成覆盖所述第一掺杂类型外延 层表面和填充所述沟槽的氧化层；图案化所述氧化层，以形成所述介质岛。示例 性的，所述介质岛204的厚度范围为所述介质岛103的长度 范围为2μm～5μm。将填充所述沟槽的介质材料与所述介质岛的材料均设置为热 氧化硅层，在减少在沟槽中再覆盖介质材料层和填充沟槽的步骤，减少工艺的步 骤的同时形成致密的填充材料。
继续参看图2，根据本发明的集成半导体器件还包括栅极结构206，所述栅 极结构206位于所述第一掺杂类型外延层201上、并覆盖所述介质岛204(包括 2041和2042)，并部分覆盖位于所述介质岛204两侧的所述第二掺杂类型深阱 203的部分区域。所述栅极结构206包括形成在所述第一区1上的栅极结构2061 和形成在所述第二区2上的栅极结构2062。所述栅极结构206包括栅介电层207 和栅极材料层208；所述第一区1中的栅极结构2061部分覆盖第一区1中相邻 的所述第二掺杂类型深阱2031，所述第二区2中的栅极结构2062部分覆盖第二 区2中相邻的所述第二区第二掺杂类型深阱2032，所述栅极结构206下方覆盖有多个第一介质岛2041。
栅极结构206下方覆盖第一介质岛2041，根据公式Cox＝εox/tox，可知由于第 一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开 关损耗的作用。本实施例中，如图2所示，栅极结构206还覆盖所述第三介质岛 2042。
所述栅极结构206以及栅极结构的材料可以是本领域技术人员所熟知的任 何材料。示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材 料。示例性的，所述的栅介电层的厚度范围为所述的栅极材料 层的厚度范围为
继续参看图2，根据本发明的集成半导体器件还包括第一掺杂类型源区210， 所述第一掺杂类型源区210位于在所述栅极结构106两侧、所述第二掺杂类型深 阱203中，其中位于同一所述第二掺杂类型深阱203中的所述第一掺杂类型源区 210被部分所述第二掺杂类型深阱203的区域隔开。
形成所述第一掺杂类型源区的方法可以采用如实施例一中所述的方法，在此 不再赘述。
继续参看图2，根据本发明的集成半导体器件还包括位于所述第一区1中的 所述介质岛204两侧的第一掺杂类型沟道205，所述第一掺杂类型沟道延伸至所 述第一掺杂类型源区210。
示例性的，如图2中所示，所述半导体器件还包括形成分别设置在所述第一 区1中的第二掺杂类型深阱2031和第二区2中的第二掺杂类型深阱2032中第二 掺杂类型源区212，所第二掺杂类型源区212位于所述第一掺杂类型源区210之 间，所述第二掺杂类型源区用以增强源极与深阱的接触。
示例性的，如图2中所示，所述半导体器件还包括分别设置在所述第一区1 中的第二掺杂类型深阱2031和所述第二区2中的第二掺杂类型深阱2032中的第 二掺杂类型阱区209，所述第二掺杂类型阱区209位于所述第一掺杂类型源区210 和所述第二掺杂类型源区212下方。
在第一掺杂类型源区210和第二掺杂类型源区212下方设置第二掺杂类型阱 区2091，可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启 的风险，使得器件的工作稳定性显著提升。
示例性的，如图2中所示，所述半导体器件包括还包括源极213，所述源极 和所述栅极结构206之间设置介质层211绝缘。所述源极213包括第一区源极 2131和第二区源极2132。所述第一区源极2131与所述第一区1中的第二掺杂类 型深阱2021和位于所述第二掺杂类型深阱2121中的第一掺杂类型源区210接 触，所述第二区源极2132与所述第二区2中的第二掺杂类型深阱2022和位于所 述第二掺杂类型深阱2022中的第一掺杂类型源区210接触，其中，所述第一区 源极2131与第二区源极2132绝缘设置。从而形成独立的耗尽型半导体器件的源 极和增强型半导体器件的源极。在本实施例中，在第一区1中的第二掺杂类型深 阱2021和第二区2中的第二掺杂类型深阱2022中形成有第二掺杂类型源区212， 所述第一区源极2131与所述第一区1中的第一掺杂类型源区210和第二掺杂类 型源区212接触，所述第二区源极2132与所述第二区2中的第一掺杂类型源区 210和第二掺杂类型源区212接触。
形成第二掺杂类型源区、第二掺杂类型阱区和源极的步骤可以采用如实施例 一种所述的方法，在此不再赘述。
示例性的，如图2中所示，所述半导体器件还包括形成在所述半导体衬底 200背面的漏极214。从而形成完整的集成有耗尽型VDMOS器件和增强型 VDMOS器件的集成的VDMOS器件。需要理解的是，本实施例以VDMOS器件 为示例进行说明仅仅是示例性的，并非要限制本发明的范围，本领域技术人员根 据需要，设置其他类型的器件。同时，为了扩大器件的应用领域和效率，可根据 需要将多种半导体器件集成在一起，如在上述集成的半导体器件上再集成一个或 多个二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导 体器件。
实施例四
在本实施例中，还提供了一种集成IGBT器件，所述集成IGBT器件包括耗 尽型IGBT器件和增强型IGBT器件。具体的，将实施例三中的半导体衬底设置 为第二掺杂类型，示例性的，半导体衬底为P型衬底，而实施例一种其他部件的 形成位置和掺杂类型保持不变，具体的，所述的IGBT器件包括：
第二掺杂类型的半导体衬底；
第一掺杂类型外延层，位于所述半导体衬底的正面，包括第一区、第二区和 第三区，在所述第三区中设置有隔离结构；
第二掺杂类型深阱，位于所述第一掺杂类型外延层中，包括位于所述第一区 中的至少两个和位于所述第二区中的至少两个；
介质岛，位于所述第一掺杂类型外延层上，包括分别部分覆盖所述第一区、 所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域的至少两个，并且所 述介质岛与所述的相邻所述第二掺杂类型深阱不接触；
栅极结构，位于所述第一掺杂类型外延层上、并覆盖所述介质岛和所述介质 岛两侧的所述第二掺杂类型深阱的部分区域；
第一掺杂类型源区，位于所述栅极结构两侧下方的所述第二掺杂类型深阱 中，并且位于同一第二掺杂类型深阱中的所述第一掺杂类型源区被部分所述第一 掺杂类型深阱的区域隔开；以及
第一掺杂类型沟道，位于所述介质岛两侧、所述第一掺杂类型外延层中，所 述第一掺杂类型沟道的横向延伸至所述第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
具体的器件布置形式和形成方式参见实施例三，在此不再赘述。
示例性的，将所述IGBT器件与快恢复二极管并联使用，提升器件的均流效 果，和系统工作的稳定性和可靠性。
实施例五
本发明还提供了一种电子装置，包括实施例一、实施例二、实施例三、实 施例四中所述的至少一种集成半导体器件。
本实施例的电子装置，可以是应用于通讯、航天、激光、通信、机器人等领 域的任何电子产品或设备，也可为任何包括电路在内的中间产品。本发明实施例 的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明的电子装置，不仅前述实施例所述的集成半导体器件，还包括集成有 二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导体器 件，并且在耗尽型半导体器件与其他类型半导体器件之间设有隔离结构，防止半 导体器件之间的穿通。
本实施例的集成半导体器件，可以是应用于工业设备、供电系统、大型电动 设备、电动汽车、光伏供电设施、服务器、消费电子设备、家用电器等领域的任 何电子产品或设备，也可为任何包括电路在内的中间产品，例如常见的可用于 LED驱动电源、电源适配器、充电装置等电路中，本发明不仅有利于系统的集 成化，并且光刻层次少，工艺流程更加简化，生产成本低廉，抗浪涌能力强，开 关损耗低，适合在恶劣的工作环境以及频率更高的情况下工作。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是 用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外 本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教 导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的 范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种集成半导体器件，其特征在于，至少包括：
半导体衬底；
第一掺杂类型外延层，位于所述半导体衬底的正面，包括第一区、第二区和第三区，在所述第三区中设置有隔离结构；
第二掺杂类型深阱，位于所述第一掺杂类型外延层中，包括位于所述第一区中的至少两个和位于所述第二区中的至少两个；
介质岛，位于所述第一掺杂类型外延层上，包括分别部分覆盖所述第一区、所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域的至少两个，并且所述介质岛与所述的相邻所述第二掺杂类型深阱不接触；
栅极结构，位于所述第一掺杂类型外延层上、并覆盖所述介质岛和所述介质岛两侧的所述第二掺杂类型深阱的部分区域；
第一掺杂类型源区，位于所述栅极结构两侧下方的所述第二掺杂类型深阱中，并且位于同一第二掺杂类型深阱中的所述第一掺杂类型源区被部分所述第一掺杂类型深阱的区域隔开；以及
第一掺杂类型沟道，位于所述介质岛两侧、所述第一掺杂类型外延层中，所述第一掺杂类型沟道的横向延伸至所述第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
2.如权利要求1所述的集成半导体器件，其特征在于，所述介质岛的厚度范围为所述介质岛的长度范围为2μm～5μm。
3.如权利要求1所述的集成半导体器件，其特征在于，所述隔离结构包括位于所述第三区中的至少一个所述第二掺杂类型深阱和覆盖所述第三区中的所述第二掺杂类型深阱的场氧。
4.如权利要求1所述的集成半导体器件，其特征在于，所述隔离结构包括至少一个沟槽和覆盖所述沟槽的所述介质岛，所述沟槽中填充有介质材料层。
5.如权利要求4所述的集成半导体器件，其特征在于，所述沟槽的深度等于或大于所述第一掺杂类型外延层的厚度。
6.如权利要求1所述的集成半导体器件，其特征在于，还包括位于所述第一区、所述第二区中的所述第二掺杂类型深阱中的第二掺杂类型源区，所述第二掺杂类型源区位于所述第一掺杂类型源区之间且与所述第一掺杂类型源区接触。
7.如权利要求6所述的集成半导体器件，其特征在于，还包括位于所述第一区、所述第二区中的所述第二掺杂类型深阱中的第二掺杂类型阱区，所述第二掺杂类型阱区位于所述第一掺杂类型源区和所述第二掺杂类型源区的下方。
8.如权利要求1所述的集成半导体器件，其特征在于，还包括源极，所述源极与所述栅极结构之间绝缘，所述源极包括第一源极与第二源极，所述第一源极与位于所述第一区中的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二源极与位于所述第二区中的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第一区源极与所述第二区源极绝缘设置。
9.如权利要求1-8中任一项所述的集成半导体器件，其特征在于，所述半导体衬底为第一掺杂类型的半导体衬底，所述集成半导体器件包括VDMOS器件，位于所述第一区中的为耗尽型VDMOS器件，位于所述第二区中的为增强型VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体衬底，所述集成半导体器件包括IGBT器件，位于所述第一区中的为耗尽型IGBT器件，位于所述第二区中的为增强型IGBT器件。
10.一种电子装置，其特征在于，所述电子装置包括如权利要求1-9任一项所述的集成半导体器件。
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