CN104221147B - 半导体集成电路装置 - Google Patents

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Abstract

在形成于p半导体衬底(1)上的n分离区域(2)形成构成高压侧驱动电路的MV‑PMOS(20)和MV‑NMOS(30)。MV‑NMOS(30)形成于n分离区域(2)内部的中间电位(Vs)的p分离区域(3)。在p半导体衬底(1)的表面层的、n分离区域(2)的外侧设置n外延区域(12)，在其外侧设置地电位(GND)的pGND区域(41)。在高压侧驱动电路与pGND区域(41)之间的、p半导体衬底(1)与n外延区域(12)之间设置空洞(11)，并设置贯穿n外延区域(12)到达空洞(11)的p扩散区域(13)。对p分离区域(3)施加中间电位(Vs)。由此，能够避免产生错误动作、损坏，并且能够缩小芯片尺寸。

Description

半导体集成电路装置
技术领域
本发明涉及一种半导体集成电路装置。
背景技术
功率器件除了利用于电动机控制用逆变器外，还在容性负载大的PDP(等离子显示面板)、液晶面板等的电源用途、空调或照明等的家电用逆变器用途等很多领域中广泛地利用。近年来，由于LSI技术的进步，实际使用了确保达到1200V的高电压的高耐压IC(HVIC：High Voltage Integrated Circuit(高压集成电路))。
作为HVIC，将上下臂的驱动功能搭载于一个硅片上得到的IC、进一步将控制电路、功率半导体器件也搭载于一个硅片上得到的IC等系列化，作为逆变器整体也有助于高效化、部件数削减。关于高耐压IC的电路结构，以具备电动机作为负载的电动机控制用逆变器为例进行说明。图9是表示高耐压驱动IC的主要部分(单相)的结构的电路图。图10是表示功率模块100动作时的中间电位Vs的变动的特性图。在图10中示出第一MOSFET 101和第二MOSFET 102互补地导通/截止(on/off)时的、连接点105的中间电位Vs的变动。
如图9所示，驱动电路111是驱动功率模块100的电路。功率模块100是将高压侧的第一MOSFET(绝缘栅型场效应晶体管)101(上臂输出元件)和低压侧的第二MOSFET 102(下臂输出元件)串联连接得到的单相的逆变器电路，对作为负载的电动机112进行驱动。附图标记103和附图标记104是FWD(续流二极管)。
第一MOSFET 101的漏极与主电源Vds连接。第一MOSFET 101的源极与第二MOSFET102的漏极连接。第二MOSFET 102的源极被接地。第一MOSFET 101的源极与第二MOSFET 102的漏极的连接点105是由功率模块100构成的主电路的输出点。
中间电位Vs通过第一MOSFET 101和第二MOSFET 102互补地导通/截止(on/off)而在主电源Vds的高电位侧电位(例如400V)与低电位侧电位(例如地电位GND＝0V)之间重复上升(以下设为第一状态121)和下降(以下设为第二状态122)变动(图10)。
驱动电路111具有省略图示的控制单元、高压侧驱动电路、低压侧驱动电路以及电平移位器(level shifter)。高压侧驱动电路通过对以施加于Vs端子的中间电位Vs为基准的VB端子施加的高压侧电源电位VB来进行动作，用于驱动第一MOSFET 101。低压侧驱动电路通过对以地电位GND为基准的Vcc端子施加的低压侧电源电位Vcc来进行动作，用于驱动第二MOSFET 102。
具体地说，从控制单元输出的低压侧电平的接通/断开信号经由低压侧驱动电路从低压侧输出端子LO输入到第二MOSFET 102的栅极。另外，低压侧电平的接通/断开信号通过电平移位器被变换为高压侧电平的接通/断开信号。该高压侧电平的接通/断开信号经由高压侧驱动电路从高压侧输出端子HO输入到第一MOSFET 101的栅极。
HIN端子和LIN端子分别是在驱动电路111内生成高压侧电平的接通/断开信号和低压侧电平的接通/断开信号时成为基准的高压侧控制信号输入端子和低压侧控制信号输入端子。驱动电路111的各输入输出端子通常与微型计算机等计算机连接，通过执行计算机中预先准备的程序来控制驱动电路111，从而进行对高耐压驱动IC整体的控制。
在像这样的电动机控制用逆变器中，主电源Vds通常是AC(交流)100V～400V的高电压。特别地，在第一MOSFET 101成为导通状态且第二MOSFET 102成为截止状态的第一状态121的情况下，第一MOSFET 101的源极电位为高电位。为了驱动第一MOSFET 101，需要使栅极电位比源极电位更高，因此在驱动电路111中使用能够在高电压电源下使用的光耦合器(PC：Photo Coupler)、高耐压IC(HVIC)。
针对以往的高压侧驱动电路的结构进行说明。图11是表示以往的高压侧驱动电路的俯视结构的俯视图。图12是表示图11的切割线AA-AA’处的截面结构的截面图。如图11、12所示，在p半导体衬底(半导体片)131上形成有高压侧驱动电路形成区域130和高耐压终端区域(HVJT：High Voltage Junction Termination(高压结终端))140，在该高压侧驱动电路形成区域130形成有高压侧驱动电路，该高耐压终端区域140用于确保高压侧驱动电路的耐压。
在p半导体衬底131的表面层选择性地形成有n分离区域132。在n分离区域132的表面层形成有构成高压侧驱动电路的横向p沟道MOSFET(MV-PMOS)133以及横向n沟道MOSFET(MV-NMOS)134。MV-NMOS 134形成于设置在n分离区域132的表面层的p分离区域135。另外，在p半导体衬底131的表面层的、n分离区域132的外侧，在HVJT 140内形成有p区域141。
对p区域(以下设为pGND区域)141施加地电位GND。经由n++区域151等对n分离区域132施加高压侧电源电位VB。对p分离区域135施加中间电位Vs。在通过构成逆变器的第一MOSFET 101和第二MOSFET 102互补地导通/截止而第一MOSFET 101成为导通状态且第二MOSFET 102成为截止状态的第一状态121的情况下，产生浪涌电压121a，中间电位Vs瞬态上升(图10)。
另一方面，在第一MOSFET 101成为截止状态且第二MOSFET 102成为导通状态的第二状态122的情况下，在第一MOSFET 101与第二MOSFET 102的连接点105产生数百纳秒(nsec)左右的负浪涌122a(图10)。在产生该负浪涌122a时，中间电位Vs低于地电位GND。如果随着该中间电位Vs低于地电位GND而高压侧电源电位VB也低于地电位GND，则由pGND区域141(地电位GND)和n分离区域132构成的寄生二极管导通，空穴(hole)142从pGND区域141流向高压侧驱动电路形成区域130。因此，存在高压侧驱动电路错误地进行动作这样的问题。
作为解决该问题的高耐压IC，提出了下面的装置。在NMOS与PMOS之间，在n型杂质区域的上表面内以与p型阱接触的方式形成p+型杂质区域。在p+型杂质区域上形成有电极，电极与高压侧寄生偏置电压VS连接。p+型杂质区域的杂质浓度高于P型阱的杂质浓度，并且p+型杂质区域形成得比P型阱浅。在p+型杂质区域与PMOS之间，n型杂质区域的上表面内形成有n+型杂质区域。在n+型杂质区域上形成有电极，电极与高压侧寄生供给绝对电压VB连接(例如，参照下述专利文献1)。
作为其它的装置，还提出了如下一种装置(例如，参照下述专利文献2)：在共同接地节点(COM)与虚拟接地节点(VS)之间，在高电压控制电路(HVIC)内部利用共同的衬底区域设置高耐压二极管D3。
作为其它的装置，还提出了如下一种半导体装置(例如，参照下述专利文献3)：形成通过第一绝缘分离沟槽进行了绝缘分离的MOS晶体管，第二绝缘分离沟槽被形成为n层(n≥2)，在n个场区域中的各场区域分别各配置一个MOS晶体管，n个MOS晶体管在地(GND)电位与规定的电源电位之间依次串联连接，从第n级MOS晶体管的电源电位侧的端子与输出电阻之间取出输出，该半导体装置将由最内周的第二绝缘分离沟槽包围的场区域的电位固定为电源电位。
作为在同一半导体衬底上具备通过电介质区域进行分离而得到的高电位部和低电位部的装置，提出了下面的装置。为了与设置在同一半导体衬底上的低电位栅极驱动电路电分离，在高电位栅极驱动电路的周缘部设置了高耐压结终端结构部。而且，在该高耐压结终端结构部以及设置于高电位栅极驱动电路的局部的电平移位电路部的n+源极层与n+漏极层之间设置了沟槽。另外，在沟槽内填充氧化膜等而成为电介质区域(例如，参照下述专利文献4)。
作为在半导体衬底上设置有电介质区域的装置，提出了包括内部具有平板状的空洞的半导体衬底和在空洞上的半导体衬底的表面形成的无源元件的装置(例如，参照下述专利文献5)。
专利文献1：日本特开2009-231851号公报
专利文献2：日本特开2010-263116号公报
专利文献3：日本特开2007-266561号公报
专利文献4：日本特开2009-206284号公报
专利文献5：日本特开2001-144276号公报
发明内容
发明要解决的问题
然而，在上述的图11、12所示的高压侧驱动电路中，为了避免在第一MOSFET 101与第二MOSFET 102的连接点105中产生负浪涌122a时空穴142从HVJT 140流入高压侧驱动电路形成区域130来防止高压侧驱动电路的错误动作，需要使配置于HVJT 140并被施加高压侧电源电位VB的n++区域151与高压侧驱动电路形成区域130内的高压侧驱动电路(MV-PMOS133、MV-NMOS134等)之间的间隔X为100μm以上。因此，存在芯片尺寸变大这样的问题。
另外，如果只是如上述的专利文献1那样在电路周边设置用于取出在产生负浪涌时流入高压侧驱动电路的空穴(空穴拾取)的p型杂质区域，则根据中间电位Vs的大小不同，空穴拾取用的p型杂质区域有可能与p半导体衬底穿通。另外，在如上述的专利文献2那样在被施加地电位GND的区域与被施加中间电位Vs的区域之间配置高耐压二极管的情况下，导致芯片尺寸增大与高耐压二极管相应的量。
另外，在如上述的专利文献3那样设置沟槽结构的情况下，在沟槽的底部空穴拾取效果降低。因此，在通过高压侧驱动电路驱动的功率器件(例如逆变器的上臂输出元件)的负载电流、伴随被功率器件驱动的负载(例如电动机)而产生的寄生电感(L成分)大的情况下，存在高压侧驱动电路进行错误动作、或者产生闩锁效应(latch-up)引起的损坏这样的问题。
本发明的目的在于，为了克服上述现有技术的问题点而提供一种能够避免产生错误动作、损坏的半导体集成电路装置。本发明的目的还在于，为了克服上述现有技术的问题点而提供一种能够缩小芯片尺寸的半导体集成电路装置。
用于解决问题的方案
为了解决上述的课题并达到本发明的目的，本发明所涉及的半导体集成电路装置具有下面的特征。在第一导电型半导体衬底的表面层设置有第二导电型区域。在上述第二导电型区域形成电路部，对上述第二导电型区域施加作为上述电路部的电源的高电压电位的第一电位。在上述第二导电型区域的内部设置有第一导电型阱区域，该第一导电型阱区域被施加作为上述电源的低电压电位的第二电位。上述第一导电型阱区域构成上述电路部。在上述第一导电型半导体衬底的表面层的、上述第二导电型区域的外侧设置有第一导电型低电位区域，该第一导电型低电位区域被施加比上述第二电位低的第三电位。在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二导电型区域之间选择性地设置有空洞。设置有贯穿上述第二导电型区域而到达上述空洞的第一导电型区域。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，对上述第一导电型区域施加上述第二电位。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述空洞从上述第一导电型区域向上述第一导电型低电位区域侧延伸。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，从上述第一导电型区域至上述第一导电型低电位区域连续设置上述空洞。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述电路部对包括第一元件和第二元件的输出电路(功率模块)的上述第一元件进行驱动，该第一元件连接在主电源的高电压电位侧，该第二元件与上述第一元件串联连接且连接在上述主电源的低电压电位侧。而且，上述第二电位是上述第一元件与上述第二元件的连接点的电位，上述第三电位是上述主电源的低电压电位。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述第一导电型区域与上述第一导电型半导体衬底之间的穿通耐压被设定为比上述第一元件为接通状态且上述第二元件为断开状态时瞬态上升的、上述输出电路的上述第一元件与上述第二元件的上述连接点的电位高。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，还具备：耐压区域，其包围上述电路部，配置在上述第二导电型区域；以及绝缘栅型场效应晶体管，其在上述耐压区域的内侧具有漏极，在上述耐压区域的外侧具有源极，该绝缘栅型场效应晶体管构成电平移位器，其中，上述空洞配置在上述电路部与上述绝缘栅型场效应晶体管的漏极之间。
另外，为了解决上述课题并达到本发明的目的，本发明所涉及的半导体集成电路装置具有下面的特征。在第一导电型半导体衬底的表面层设置有第一第二导电型区域。在上述第一第二导电型区域形成电路部，该第一第二导电型区域被施加作为上述电路部的电源的高电压电位的第一电位。在上述第一第二导电型区域的内部设置有第一导电型阱区域，该第一导电型阱区域被施加作为上述电源的低电压电位的第二电位。上述第一导电型阱区域构成上述电路部。在上述第一导电型半导体衬底的表面层的、上述第一第二导电型区域的外侧设置有第二第二导电型区域。在上述第一导电型半导体衬底的表面层的、上述第二第二导电型区域的外侧设置有第一导电型低电位区域，该第一导电型低电位区域被施加比上述第二电位低的第三电位。在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二第二导电型区域之间选择性地设置有空洞。在上述第一第二导电型区域与上述第二第二导电型区域之间，设置有贯穿上述第二第二导电型区域而到达上述空洞的第一导电型区域。在上述第二第二导电型区域配置有构成电平移位器的绝缘栅型场效应晶体管。而且，在上述第二第二导电型区域的、由上述绝缘栅型场效应晶体管的漏极与上述第一导电型区域夹持的部分没有配置与上述第一电位连接的第二导电型高浓度区域。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，对上述第一导电型区域施加上述第二电位。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述空洞配置在上述电路部与上述绝缘栅型场效应晶体管的漏极之间。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述绝缘栅型场效应晶体管的漏极配置在上述第二第二导电型区域的上述电路部侧，上述绝缘栅型场效应晶体管的源极配置在上述第二第二导电型区域的上述第一导电型低电位区域侧。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述电路部对包括第一元件和第二元件的输出电路的上述第一元件进行驱动，该第一元件连接主电源的高电压电位侧，该第二元件与上述第一元件串联连接且连接在上述主电源的低电压电位侧，上述第二电位是上述第一元件与上述第二元件的连接点的电位，上述第三电位是上述主电源的低电压电位。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，上述第一导电型区域与上述第一导电型半导体衬底之间的穿通耐压被设定为比上述第一元件为接通状态且上述第二元件为断开状态时瞬态上升的、上述输出电路的上述第一元件与上述第二元件的上述连接点的电位高。
另外，本发明所涉及的半导体集成电路装置的特征在于，在上述发明中，还具备电阻层，该电阻层隔着绝缘膜设置在上述第一第二导电型区域的表面上，上述绝缘栅型场效应晶体管的漏极经由配置在上述第一导电型半导体衬底上的布线层与上述电阻层电连接。
根据上述发明，在第一导电型低电位区域与第一导电型分离区域之间形成空洞，在该空洞之上以到达空洞的深度设置第一导电型区域，由此能够取出在第一、第二元件的连接点处产生负浪涌时从第一导电型低电位区域流入第一导电型分离区域的空穴，从而能够减少空穴注入(使之几乎无效)。
另外，根据上述发明，通过不将第一导电型区域的深度设得比到达空洞的深度深，能够防止由于第一元件与第二元件的连接点的电位的瞬态上升而第一导电型区域穿通到第一导电型半导体衬底。另外，根据上述发明，通过以到达空洞的深度设置空穴拾取用的第一导电型区域，能够减少空穴注入(使之几乎无效)，因此能够减小第一导电型低电位区域与电路部之间的间隔。
发明的效果
根据本发明所涉及的半导体集成电路装置，起到能够避免产生错误动作、损坏这样的效果。另外，根据本发明所涉及的半导体集成电路装置，起到能够缩小芯片尺寸的效果。
附图说明
图1是表示实施方式1所涉及的半导体集成电路装置的俯视构造的俯视图。
图2是表示图1的切割线A-A’处的截面结构的截面图。
图3是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图4是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图5是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图6是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图7是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图8是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。
图9是表示高耐压驱动IC的主要部分(单相)的结构的电路图。
图10是表示功率模块动作时的中间电位的变动的特性图。
图11是表示以往的高压侧驱动电路的俯视结构的俯视图。
图12是表示图11的切割线AA-AA’处的截面结构的截面图。
图13是表示实施方式1所涉及的半导体集成电路装置的俯视结构的另一例的俯视图。
图14是表示图13的切割线Z-Z’处的截面结构的截面图。
图15是表示实施方式2所涉及的半导体集成电路装置的俯视结构的俯视图。
图16是表示图15的切割线B-B’处的截面结构的截面图。
具体实施方式
下面，参照添附附图来详细说明本发明所涉及的半导体集成电路装置的优选的实施方式。在本说明书以及添附附图中，前缀为n或p的层、区域分别意味着电子或空穴是多数载流子。另外，附加于n、p的+和-分别意味着与未附加+和-的层、区域相比是高杂质浓度和低杂质浓度。此外，在下面的实施方式的说明以及添附附图中，对同样的结构附加同一附图标记并省略重复的说明。
(实施方式1)
关于实施方式1所涉及的半导体集成电路装置，以上下臂的驱动功能搭载于一个硅片的驱动电路中的、对上臂输出元件进行驱动的高压侧驱动电路为例进行说明。图1是表示实施方式1所涉及的半导体集成电路装置的俯视结构的俯视图。图2是表示图1的切割线A-A’处的截面结构的截面图。具备实施方式1所涉及的半导体集成电路装置的驱动电路的电路结构例如与图9所示的驱动电路111的电路结构(单相)相同，因此省略说明。
实施方式1所涉及的半导体集成电路装置例如是对图9所示的功率模块(输出电路)100的上臂输出元件(第一MOSFET 101：第一元件)进行驱动的驱动电路111的高压侧驱动电路。高压侧驱动电路为能够在高电压电源下使用的高耐压IC(HVIC)。驱动电路111的高压侧驱动电路优选具有与对电动机112进行驱动的功率模块100(第一、第二MOSFET 101、102：第一、第二元件)相同程度的例如600V～1400V左右的耐压。
另外，如图1所示，在实施方式1所涉及的半导体集成电路装置中，在p半导体衬底(半导体片)1上形成有高压侧驱动电路形成区域10和高耐压终端区域(HVJT)40，在该高压侧驱动电路形成区域10形成有高压侧驱动电路(电路部)，该高耐压终端区域(HVJT)40用于确保高压侧驱动电路的耐压。高压侧驱动电路形成区域10被配置于p半导体衬底1的表面层。HVJT 40以包围高压侧驱动电路形成区域10的方式配置。
在p半导体衬底1的内部，在高压侧驱动电路形成区域10与HVJT 40之间的边界设置有作为电介质区域的空洞(Cavity)11。即，p半导体衬底1选择性地成为SON(Silicon OnNothing：悬空硅)结构。从高压侧驱动电路形成区域10侧至HVJT 40侧以规定宽度配置空洞11。另外，空洞11例如遍及大致矩形状的高压侧驱动电路形成区域10的三条边而形成大致コ字型的俯视形状地进行配置。其理由如下所述。
在没有形成空洞11的一条边上配置用于接合接合线的电极焊盘(Pad)50。电极焊盘50被设置在高压侧驱动电路形成区域10的、与HVJT 40的边界附近。具体地说，电极焊盘50被设置在后述的n分离区域2上。电极焊盘50中配置有被施加高压侧电源电位VB的焊盘、被施加中间电位Vs的焊盘、用于对上臂输出元件的控制端子施加信号的输出焊盘等。在电极焊盘50之下的n分离区域2，为了避免接合引线时的冲击对高压侧驱动电路产生影响而形成为不设置高压侧驱动电路的区域。由于电极焊盘50的宽度大，因此通过配置电极焊盘50而高压侧驱动电路与设置于HVJT 40并与高压侧电源电压VB连接的n++高浓度区域12a之间的间隔变为100μm以上。因此，遍及大致矩形状的高压侧驱动电路形成区域10的三条边而形成大致コ字型的俯视形状地配置空洞11。
在该实施方式1中，对在电极焊盘50之下的n分离区域2不形成高压侧驱动电路的情况进行了说明，但是在电极焊盘50之下的n分离区域2形成高压侧驱动电路的情况下，也可以遍及高压侧驱动电路形成区域10的四条边地、以包围高压侧驱动电路形成区域10的方式配置空洞11。另外，即使在该实施方式1的情况下，也可以遍及四条边地以包围高压侧驱动电路形成区域10的方式配置空洞11。另外，在其它的所有边中高压侧驱动电路与设置于HVJT 40的n++高浓度区域12a之间的间隔为100μm以上的情况下，也可以只在大致矩形状的高压侧驱动电路形成区域10的一条边上配置空洞11。稍后记述空洞11的详细配置。
图2中示出横切电极焊盘50和空洞11的直线状的切割线A-A’处的截面结构。如图2所示，在p半导体衬底1的表面层选择性地形成有n分离区域2(第二导电型分离区域)。n分离区域2的端部覆盖空洞11的下侧(p半导体衬底1侧)的区域。在n分离区域2形成有构成高压侧驱动电路(图2中箭头所示的电路部)的横向p沟道MOSFET(MV-PMOS)20以及横向n沟道MOSFET(MV-NMOS)30。MV-PMOS 20和MV-NMOS 30例如可以是15V～30V耐压等级程度的MOSFET。
MV-PMOS 20具备p+源极区域21、p+漏极区域22、栅极电极23、源极电极(未图示)以及漏极电极(未图示)。p+源极区域21和p+漏极区域22在n分离区域2的内部相互分离地设置。从经由设置在n分离区域2的内部的n++高浓度区域2a与n分离区域2电连接的VB电极(未图示)对n分离区域2施加高压侧电源电位VB。
栅极电极23隔着栅极绝缘膜(未图示)设置在n分离区域2的、由p+源极区域21和p+漏极区域22夹持的部分的表面。MV-PMOS 20的源极电极和漏极电极分别与p+源极区域21和p+漏极区域22电连接。MV-PMOS 20的源极电极与VB电极形成短路。
MV-NMOS 30形成于设置在n分离区域2的表面层的p分离区域(第一导电型分离区域)3，具备n+源极区域31、n+漏极区域32、栅极电极33、源极电极(未图示)以及漏极电极(未图示)。n+源极区域31和n+漏极区域32在p分离区域3的内部互相分离地设置。从经由设置在p分离区域3的内部的p++高浓度区域3a与p分离区域3电连接的Vs电极(未图示)对p分离区域3施加中间电位Vs(上下臂输出元件的连接点105的电位)。
栅极电极33隔着栅极绝缘膜(未图示)设置在p分离区域3的、由n+源极区域31和n+漏极区域32夹持的部分的表面。MV-NMOS 30的源极电极和漏极电极分别与n+源极区域31和n+漏极区域32电连接。MV-NMOS 30的源极电极与Vs电极形成短路。
另外，在p半导体衬底1的表面层的、n分离区域2的外侧，在HVJT 40中设置有n外延区域(第二导电型分离区域)12。n外延区域12与n分离区域2接触，并包围高压侧驱动电路形成区域10。从经由n外延区域12内部的n++高浓度区域12a与n外延区域12电连接的VB电极(未图示)对n外延区域12施加高压侧电源电位VB。
在p半导体衬底1的表面层的、n外延区域12的外侧设置有贯穿n外延区域12而到达p半导体衬底1的p区域(第一导电型低电位区域)41。从经由p区域(以下设为pGND区域)41内部的p++高浓度区域41a与pGND区域41电连接的GND电极(未图示)对pGND区域41施加地电位GND。pGND区域41具有将p半导体衬底1固定为地电位GND的功能。
上述空洞11设置在高压侧驱动电路形成区域10与pGND区域41之间中的、p半导体衬底1与n外延区域12之间。空洞11也可以从后述的p扩散区域13向pGND区域41侧延伸至耐压区域43的下方。耐压区域43是指pGND区域41与n外延区域12内的被施加高压侧电源电位VB的n++高浓度区域12a之间的区域。空洞11也可以与pGND区域41接触。另外，也能够如上述专利文献4所记载的那样将由MOSFET构成的电平移位器配置于HVJT 40。
图13是表示实施方式1所涉及的半导体集成电路装置的俯视结构的另一例的俯视图。图14是表示图13的切割线Z-Z’处的截面结构的截面图。空洞11优选配置在形成于p半导体衬底1的高压侧驱动电路形成区域10的高压侧驱动电路与构成电平移位器的MOSFET(HV-NMOS)的n+漏极区域91之间。此外，虽然在图13中省略了图示，但是空洞11配置在大致矩形状的高压侧驱动电路形成区域10的四条边上。在图14中，附图标记92、93分别是构成电平移位器的MOSFET的n+源极区域和栅极电极。
另外，在高压侧驱动电路形成区域10设置有从其表面贯穿n外延区域(n-型区域)12到达空洞11的p扩散区域13。具体地说，p扩散区域13在空洞11上(空洞11的n外延区域12侧)与空洞11同样地以大致コ字形的俯视形状配置。另外，远离高压侧驱动电路和pGND区域41地设置p扩散区域13。从经由设置在p扩散区域13的内部的p++高浓度区域13a与p扩散区域13电连接的Vs电极对p扩散区域13施加中间电位Vs。
通过设置p扩散区域13，在上臂输出元件成为截止状态且下臂输出元件成为导通状态的第二状态122下在上下臂输出元件的连接点105中产生负浪涌122a时(图10)，能够从p扩散区域13取出从pGND区域41流向高压侧驱动电路形成区域10的空穴(空穴拾取)。另外，通过以到达空洞11的深度设置p扩散区域13，能够减少从pGND区域41向高压侧驱动电路形成区域10的空穴注入(使之几乎无效)。另外，由于没有将p扩散区域13的深度设得比空洞11的深度深，因此能够防止由于在上臂输出元件成为导通状态且下臂输出元件成为截止状态的第一状态121下产生的浪涌电压121a而中间电位Vs瞬态上升时p扩散区域13穿通到p半导体衬底1。
通过以到达空洞11的深度设置p扩散区域13，能够使从pGND区域41向高压侧驱动电路形成区域10的空穴注入几乎无效，因此，在形成有空洞11和p扩散区域13的位置，高压侧驱动电路与n++高浓度区域12a之间的第一间隔x1不需要像以往那样设为100μm以上，只要为p扩散区域13的宽度w左右即可。另一方面，在没有形成空洞11和p扩散区域13的位置，由于在高压侧驱动电路形成区域10表面配置了电极焊盘50，因此高压侧驱动电路与n++高浓度区域12a之间的第二间隔x2为100μm以上。
在没有形成空洞11和p扩散区域13的位置，由于高压侧驱动电路与n++高浓度区域12a之间的第二间隔x2为100μm以上，因此在产生负浪涌122a时从pGND区域41流向高压侧驱动电路形成区域10的空穴不会到达高压侧驱动电路。因而，在没有形成空洞11和p扩散区域13的位置，在高压侧驱动电路与pGND区域41之间可以设置空洞11和p扩散区域13，也可以不设置空洞11和p扩散区域13。在没有形成空洞11和p扩散区域13的位置处在高压侧驱动电路与pGND区域41之间设置空洞11和p扩散区域13的情况下，空洞11和p扩散区域13均遍及p半导体衬底1的四条边地以包围高压侧驱动电路形成区域10的方式进行配置。
空洞11的厚度被设定成能够确保期望的穿通耐压以上。一般地，不破坏RESURF(RESURF：REduced SURface electric Field(降低表面电场))效应时的电介质分离半导体装置的耐压Vbr基于泊松公式而用下述(1)式表示。在此，设临界电压为Ecr、n外延区域12的厚度为d、电介质层的厚度为Tox、硅(Si)的相对介电常数为εSi、电介质的相对介电常数为εox。
Vbr＝Ecr×(d/2+Tox×εSi/εox)...(1)
在制作1200V耐压的高压侧驱动电路的情况下，考虑n外延区域12的电阻率偏差、空洞11的厚度的偏差以及外置部件的功率模块100(上下臂输出元件)的实际耐压等，最低要求1500V左右的耐压。在电介质层为空洞(Cavity)11的情况下，电介质的相对介电常数εox为1。例如在设为d＝10μm、Tox＝4μm的情况下，由于Ecr＝3×105(V/cm)、εox＝1、εSi＝11.7，因此能够通过上述(1)式得到Vbr＝1550V。
根据上述(1)式，为了实现电介质分离半导体装置的高耐压化，只要使n外延区域12或电介质层(空洞11)的厚度厚即可。但是，在使空洞11的厚度厚的情况下，由于配置在空洞11上的n外延区域12的重量而导致空洞11被压坏。因而，空洞11的厚度优选为4μm～6μm左右。
栅极电极23、33、源极电极、漏极电极、VB电极、Vs电极以及GND电极通过层间绝缘膜而相互电绝缘。另外，通过钝化膜(未图示)来保护p半导体衬底1的形成有表面元件结构的一侧的表面。层间绝缘膜例如可以是作为场氧化膜的LOCOS(Local Oxidation ofSilicon：硅的局部氧化)、由TEOS(TetraEthOxySilan：四乙氧基硅烷)、BPSG(Boro PhosphoSilicate Glass：硼磷硅玻璃)等形成的氧化硅膜(SiO2膜)。钝化膜可以是氮化硅膜(Si3N4膜)或聚酰亚胺膜。
接着，关于实施方式1所涉及的半导体集成电路装置的制造方法，以制作(制造)600V～1200V左右的高耐压的高压侧驱动电路的情况为例进行说明。图3～8是表示实施方式1所涉及的半导体集成电路装置的制造过程中的状态的截面图。首先，如图3所示，准备电阻率例如为100Ω·cm～400Ω·cm左右的p半导体衬底1。接着，通过热氧化来在p半导体衬底1的表面形成热氧化膜，通过光刻法使热氧化膜图案化来形成沟槽蚀刻用的掩膜氧化膜51。
接着，将掩膜氧化膜51作为掩膜来进行例如干蚀刻，在p半导体衬底1的空洞11形成区域形成多个沟槽52。接着，在通过例如湿蚀刻去除掩膜氧化膜51之后，在例如氢气(H2)等非活性气体环境下进行温度为1000℃～1200℃左右的退火处理。由此，如图4所示，沟槽52的开口部被封住且使多个沟槽52一体化，以2μm～6μm左右、例如4μm的厚度形成空洞11(硅原子的表面迁移)。
在p半导体衬底1的表面层形成空洞11的方法不限于此，能够进行各种变更。例如，也可以通过电解蚀刻等，在p半导体衬底1的表面选择性地形成多孔硅(多孔质硅)。然后，在p半导体衬底1上，使后述的n外延区域12生长来覆盖多孔硅。之后，通过在非活性气体环境中进行高温度的退火处理，使周围的p半导体衬底1、n外延区域12吸收多孔硅，从而使形成有多孔硅的部分成为空洞11。
接着，如图5所示，在p半导体衬底1上(形成有空洞11的一侧的表面)，使n外延区域12生长5μm～50μm左右、例如10μm的厚度。n外延区域12的杂质浓度例如可以是1×1014/cm3～1×1016/cm3左右。
接着，如图6所示，在n外延区域12的表面形成抗蚀剂掩膜53，使高压侧驱动电路形成区域10露出。接着，以抗蚀剂掩膜53作为掩膜进行例如磷(P)等n型杂质的第一离子注入61。在图6中，n外延区域12表面附近的虚线表示进行第一离子注入61得到的n型杂质(图7中也同样)。第一离子注入61中的n型杂质的剂量例如可以是5×1012/cm2～5×1013/cm2左右。然后，去除抗蚀剂掩膜53。
接着，如图7所示，在n外延区域12的表面形成抗蚀剂掩膜54，使p扩散区域13和pGND区域41的形成区域露出。接着，以抗蚀剂掩膜54作为掩膜进行例如硼(B)等p型杂质的第二离子注入62。第二离子注入62中的p型杂质的剂量例如可以是1×1012/cm2～1×1014/cm2左右。在图7中，n外延区域12表面附近的虚线(比表示n型杂质的虚线细的虚线)表示进行第二离子注入62得到的p型杂质。然后，去除抗蚀剂掩膜54。第一、第二离子注入61、62可以更换顺序来进行。
接着，例如进行10个小时左右的温度为1100℃～1200℃左右的退火处理，使进行第一、第二离子注入61、62得到的n型杂质和p型杂质在n外延区域12中扩散。由此，如图8所示，在n外延区域12的内部分别以规定的深度形成n分离区域2、p扩散区域13以及pGND区域41。以使注入到p扩散区域13的形成区域的p型杂质扩散至空洞11的方式进行该退火处理。
在该退火处理中，通过使第一离子注入61的n型杂质扩散来形成n分离区域2，因此n分离区域2的深度比n外延区域12深。另外，n分离区域2的端部扩散为覆盖空洞11的端部(p半导体衬底1侧)。即，在p半导体衬底1的深度方向上，在p扩散区域13与p半导体衬底1之间配置空洞11。
接着，在n分离区域2和n外延区域12的表面形成抗蚀剂掩膜(未图示)，使p分离区域3的形成区域露出。接着，以抗蚀剂掩膜作为掩膜来进行例如硼等p型杂质的第三离子注入。第三离子注入中的p型杂质的剂量例如可以是1×1013/cm2～1×1014/cm2左右。然后，去除第三离子注入用的抗蚀剂掩膜。
接着，在n分离区域2和n外延区域12的表面形成抗蚀剂掩膜(未图示)，使p+源极区域21、p+漏极区域22的形成区域露出。接着，以抗蚀剂掩膜作为掩膜来进行例如硼等p型杂质的第四离子注入。第四离子注入中的p型杂质的剂量例如可以是5×1012/cm2～1×1014/cm2左右。然后，去除第四离子注入用的抗蚀剂掩膜。
接着，在n分离区域2和n外延区域12的表面形成抗蚀剂掩膜(未图示)，使n+源极区域31、n+漏极区域32的形成区域露出。接着，以抗蚀剂掩膜作为掩膜来进行例如磷等n型杂质的第五离子注入。第五离子注入中的n型杂质的剂量例如可以是5×1012/cm2～1×1014/cm2左右。然后，去除第五离子注入用的抗蚀剂掩膜。
接着，在n分离区域2和n外延区域12的表面形成抗蚀剂掩膜(未图示)，使p++高浓度区域41a、3a、13a的形成区域露出。接着，以抗蚀剂掩膜作为掩膜来进行例如硼等p型杂质的第六离子注入。第六离子注入中的p型杂质的剂量例如可以是5×1014/cm2～5×1015/cm2左右。此时，与p++高浓度区域41a、3a、13a同时地在MV-PMOS 20的p+源极区域21和p+漏极区域22表面也分别形成省略图示的p++高浓度区域。然后，去除第六离子注入用的抗蚀剂掩膜。通过该第六离子注入，形成了用于与各电极进行欧姆接触的p++高浓度区域。
接着，在n分离区域2和n外延区域12的表面形成抗蚀剂掩膜(未图示)，使n++高浓度区域2a、12a的形成区域露出。接着，以抗蚀剂掩膜作为掩膜来进行例如砷等n型杂质的第七离子注入。第七离子注入中的n型杂质的剂量例如可以是5×1014/cm2～5×1015/cm2左右。此时，与n++高浓度区域2a、12a同时地在MV-NMOS 30的n+源极区域31和n+漏极区域32也分别形成省略图示的n++高浓度区域。然后，去除第七离子注入用的抗蚀剂掩膜。通过该第七离子注入，形成了用于与各电极进行欧姆接触的n++高浓度区域。第三～第七离子注入可以更换顺序来进行。
接着，例如进行4个小时左右的温度为900℃～1100℃左右的活性化退火处理，使进行第三～第七离子注入得到的n型杂质和p型杂质在n分离区域2和n外延区域12中扩散。由此，形成p分离区域3、p+源极区域21和p+漏极区域22、n+源极区域31和n+漏极区域32以及与各电极连接的n++高浓度区域2a、12a及p++高浓度区域3a、13a、41a。之后，形成栅极电极23、33、源极电极、漏极电极、VB电极、Vs电极以及GND电极，并形成层间绝缘膜、钝化膜等，由此完成图1、2所示的高压侧驱动电路。
如以上说明的那样，根据实施方式1，在设置于HVJT的pGND区域与设置于高压侧驱动电路形成区域的高压侧驱动电路之间形成空洞，在该空洞上以到达空洞的深度设置p扩散区域，由此能够取出在上下臂输出元件的连接点中产生负浪涌时从pGND区域流入p分离区域的空穴，从而能够减少空穴注入(使之几乎无效)。因此，即使在对上臂输出元件的负载电流、伴随负载产生的寄生电感(L成分)大的逆变器装置进行驱动的情况下，也能够防止高压侧驱动电路进行错误动作或者损坏。
另外，根据实施方式1，通过不使p扩散区域的深度比到达空洞的深度深，能够防止由于中间电位的瞬态上升而空穴拾取用的p扩散区域穿通到p半导体衬底。另外，根据实施方式1，通过以到达空洞的深度设置空穴拾取用的p扩散区域来减少空穴注入(使之几乎无效)，因此连接高压侧电源电压的n++高浓度区域与高压侧驱动电路之间的间隔只要为空穴拾取用的p扩散区域的宽度15μm左右的间隔即可，不需要分开100μm以上。因而，能够缩小芯片尺寸，从而能够降低成本。
另外，根据实施方式1，能够通过离子注入以及退火处理来与pGND区域同时地形成拾取用的p扩散区域，因此仅在以往的高压侧驱动电路的制造工序中追加在p半导体衬底内部设置空洞的工序就能够制造上述的高压侧驱动电路。另外，根据实施方式1，由于仅在半导体衬底内的形成有p扩散区域的区域设置空洞即可，因此能够抑制在高压侧驱动电路的制造中半导体衬底翘曲。
(实施方式2)
接着，说明实施方式2所涉及的半导体集成电路装置。图15是表示实施方式2所涉及的半导体集成电路装置的俯视结构的俯视图。图16是表示图15的切割线B-B’处的截面结构的截面图。实施方式2所涉及的半导体集成电路装置与实施方式1所涉及的半导体集成电路装置的不同点在于，在HVJT 40一体形成有电平移位器的自屏蔽(self-shielding)方式的高压侧驱动电路中，在n外延区域(n-型区域)12未设置用于对HVJT 40施加(拾取)高压侧电源电位VB的n++高浓度区域(相当于图14的附图标记12a)。
在实施方式2中，能够使芯片尺寸与在n外延区域12不设置n++高浓度区域相应地缩小相应的量。具体地说，能够使芯片尺寸缩小作为n++高浓度区域的宽度的10μm左右和作为n++高浓度区域与p扩散区域13之间的间隔的10μm的合计20μm。n++高浓度区域和p扩散区域13以包围高压侧驱动电路形成区域10的周围的方式配置，其1周的长度大约为2mm，因此能够使芯片面积缩小例如2mm×20μm。
另外，在n外延区域12设置有n++高浓度区域的情况下，在pGND区域41与p扩散区域13之间配置有电位比中间电位Vs的p扩散区域13的电位高的、高压侧电源电位VB的n++高浓度区域，因此在产生负浪涌而由pGND区域41和n外延区域12构成的寄生二极管导通时，从pGND区域41流向高压侧驱动电路形成区域10的空穴除了被从p扩散区域13取出之外，还产生从n外延区域12内部的n++高浓度区域经由内部配线流向n分离区域2这样的现象。
另一方面，在实施方式2中，由于在n外延区域12没有设置n++高浓度区域，因此从pGND区域41流动的空穴全部被p扩散区域13取出，空穴不会经由通过HVJT 40的路径流入高压侧驱动电路形成区域10。当产生负浪涌且高压侧电源电压VB低于接地电位GND时，除了由pGND区域41和n外延区域12构成的寄生二极管之外，由pGND区域41以及p半导体衬底1和n分离区域2构成的寄生二极管也导通，但是由于p半导体衬底1是高电阻，因此从p半导体衬底1向n分离区域2的空穴注入很少。
另外，在n外延区域12设置有n++高浓度区域的情况下，使用由电平移位器的n+漏极区域91和n++高浓度区域所夹持的部分的n外延区域12构成的扩散电阻，但是在实施方式2中，代替由该扩散层构成的扩散电阻，只要使用多晶硅层作为电平移位电阻94即可。在这种情况下，例如只要在高压侧驱动电路形成区域10处的芯片上(例如LOCOS膜上)形成多晶硅层，使用该多晶硅层作为电平移位电阻94即可。由于多晶硅层形成在芯片上，因此芯片尺寸不会变大。另外，由于没有将由扩散层构成的扩散电阻用作电平移位电阻94，因此电平移位电阻94的电阻值不会根据由上下臂输出元件的导通/截止所引起的n外延区域12的耗尽程度不同而发生变化。另外，也可以使用由高压侧驱动电路形成区域10的n分离区域2构成的扩散电阻作为电平移位电阻94。n分离区域2与n外延区域12相比是高杂质浓度，因此电平移位电阻94的电阻值不会由于n分离区域2耗尽而产生偏差。因而，通过在高压侧驱动电路形成区域10设置电平移位电阻94，能够实现稳定的信号传递。
电平移位器的n+漏极区域91经由配置在p半导体衬底1的表面侧的内部布线与电平移位电阻94连接，经由电平移位电阻94与设置在高压侧驱动电路形成区域10的n分离区域2的内部的n++高浓度区域2a连接。即，设置在n分离区域2的内部的n++高浓度区域2a作为用于向HVJT 40施加高压侧电源电位VB的拾取触头(pickup contact)而发挥功能。空洞11也可以与实施方式1同样地从p扩散区域13延伸至pGND区域41。也可以代替空洞11而在p半导体衬底1与n外延区域12之间选择性地嵌入SiO2膜等绝缘体层(局部SOI)。在这种情况下，优选绝缘体层的厚度比空洞11的厚度厚。例如，在代替空洞11而嵌入SiO2膜的情况下，为了确保耐压1500V以上，优选SiO2膜的厚度为15μm以上。
另外，也可以将实施方式2所涉及的半导体集成电路装置应用于引线接合方式。在这种情况下，只要设为不设置HV-NMOS 90的n+漏极区域91和n+源极区域92的结构即可。由此，由pGND区域41和p扩散区域13夹持的n外延区域12变为浮置状态，但是n外延区域12的电位(＝Vs+0.6V)比中间电位Vs高pGND区域41与n外延区域12之间的pn结所形成的电位势垒0.6V。因此，在pGND区域41与n外延区域12之间能够确保1200V以上的耐压。
如以上说明的那样，根据实施方式2，能够得到与实施方式1同样的效果。
在上述的本发明中，不限于上述的各实施方式，能够应用于在高电压电源下使用的各种结构的电路。例如，本发明能够应用于引线接合方式、自屏蔽方式的高压侧驱动电路。另外，也可以将构成高耐压驱动IC的上臂输出元件和下臂输出元件分别设为IGBT(绝缘栅型双极晶体管)。在将上下臂输出元件设为IGBT的情况下，作为上臂输出元件的第一IGBT的发射极与作为下臂输出元件的第二IGBT的集电极的连接点为由功率模块构成的主电路的输出点。
另外，高耐压驱动IC的主电源的低电位侧电位只要是比主电源的高电位侧电位低的电位即可。另外，在上述的各实施方式中，以在半导体衬底内部设置空洞(Cavity)的情况为例进行了说明，但是也可以代替该空洞而设置SiO2膜等绝缘体层来构成局部SOI(Silicon On Insulator：绝缘体上硅)衬底。在设为局部SOI衬底的情况下，为了实现耐压1500V以上，优选使局部SOI衬底内的绝缘体层的厚度例如为15μm以上。另外，在各实施方式中，将第一导电型设为p型、将第二导电型设为n型，但是本发明将第一导电型设为n型、将第二导电型设为p型也同样成立。
产业上的可利用性
如以上那样，本发明所涉及的半导体集成电路装置除了用于电动机控制用逆变器以外，对于在容性负载大的PDP、液晶面板等的电源用途、空调或照明等的家电用逆变器用途等中使用的功率半导体装置也是有用的。
附图标记说明
1：p半导体衬底；2：n分离区域；2a、12a：n++高浓度区域；3：p分离区域；3a、13a、41a：p++高浓度区域；10：高压侧驱动电路形成区域；11：空洞；12：n外延区域；13：p扩散区域；20：MV-PMOS；21：MV-PMOS的p+源极区域；22：MV-PMOS的p+漏极区域；23：MV-PMOS的栅极电极；30：MV-NMOS；31：MV-NMOS的n+源极区域；32：MV-NMOS的n+漏极区域；33：MV-NMOS的栅极电极；40：HVJT；41：pGND区域；43：耐压区域；50：电极焊盘；100：功率模块(逆变器)；101：上臂输出元件(第一MOSFET、第一IGBT)；102：下臂输出元件(第二MOSFET、第二IGBT)；103、104：FWD；105：上臂输出元件源极与下臂输出元件漏极的连接点；111：驱动电路；112：负载(电动机)；121：上臂输出元件成为导通状态且下臂输出元件成为截止状态的第一状态；122：上臂输出元件成为截止状态且下臂输出元件成为导通状态的第二状态；GND：地电位；VB：高压侧电源电位；Vcc：低压侧电源电位；Vds：主电源；Vs：主电源Vds的高电位侧电位与低电位侧电位之间的中间电位。

Claims (14)

1.一种半导体集成电路装置，其特征在于，具备：
第二导电型区域，其设置在第一导电型半导体衬底的表面层，在该第二导电型区域形成电路部，该第二导电型区域被施加作为上述电路部的电源的高电压电位的第一电位；
第一导电型阱区域，其设置在上述第二导电型区域的内部，构成上述电路部，被施加作为上述电源的低电压电位的第二电位；
第一导电型低电位区域，其设置在上述第一导电型半导体衬底的表面层的、上述第二导电型区域的外侧，被施加比上述第二电位低的第三电位；
空洞，其被选择性地设置在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二导电型区域之间；以及
第一导电型区域，其贯穿上述第二导电型区域而到达上述空洞。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
对上述第一导电型区域施加上述第二电位。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，
上述空洞从上述第一导电型区域向上述第一导电型低电位区域侧延伸。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
从上述第一导电型区域至上述第一导电型低电位区域连续设置上述空洞。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，
上述电路部对包括第一元件和第二元件的输出电路的上述第一元件进行驱动，该第一元件连接在主电源的高电压电位侧，该第二元件与上述第一元件串联连接且连接在上述主电源的低电压电位侧，
上述第二电位是上述第一元件与上述第二元件的连接点的电位，
上述第三电位是上述主电源的低电压电位。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，
上述第一导电型区域与上述第一导电型半导体衬底之间的穿通耐压被设定为比上述第一元件为接通状态且上述第二元件为断开状态时瞬态上升的、上述输出电路的上述第一元件与上述第二元件的上述连接点的电位高。
7.根据权利要求1～6中的任一项所述的半导体集成电路装置，其特征在于，还具备：
耐压区域，其包围上述电路部，配置在上述第二导电型区域；以及
绝缘栅型场效应晶体管，其在上述耐压区域的内侧具有漏极，在上述耐压区域的外侧具有源极，该绝缘栅型场效应晶体管构成电平移位器，
其中，上述空洞配置在上述电路部与上述绝缘栅型场效应晶体管的漏极之间。
8.一种半导体集成电路装置，其特征在于，具备：
第一第二导电型区域，其设置在第一导电型半导体衬底的表面层，在该第一第二导电型区域形成电路部，该第一第二导电型区域被施加作为上述电路部的电源的高电压电位的第一电位；
第一导电型阱区域，其设置在上述第一第二导电型区域的内部，构成上述电路部，被施加作为上述电源的低电压电位的第二电位；
第二第二导电型区域，其设置在上述第一导电型半导体衬底的表面层的、上述第一第二导电型区域的外侧；
第一导电型低电位区域，其设置在上述第一导电型半导体衬底的表面层的、上述第二第二导电型区域的外侧，被施加比上述第二电位低的第三电位；
空洞，其被选择性地设置在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二第二导电型区域之间；
第一导电型区域，其设置在上述第一第二导电型区域与上述第二第二导电型区域之间，贯穿上述第二第二导电型区域而到达上述空洞；以及
绝缘栅型场效应晶体管，其配置在上述第二第二导电型区域，构成电平移位器，
其中，在上述第二第二导电型区域的、由上述绝缘栅型场效应晶体管的漏极和上述第一导电型区域夹持的部分没有配置与作为上述高电压电位的上述第一电位连接的第二导电型高浓度区域。
9.根据权利要求8所述的半导体集成电路装置，其特征在于，
对上述第一导电型区域施加上述第二电位。
10.根据权利要求8所述的半导体集成电路装置，其特征在于，
上述空洞配置在上述电路部与上述绝缘栅型场效应晶体管的漏极之间。
11.根据权利要求8所述的半导体集成电路装置，其特征在于，
上述绝缘栅型场效应晶体管的漏极配置在上述第二第二导电型区域的上述电路部侧，
上述绝缘栅型场效应晶体管的源极配置在上述第二第二导电型区域的上述第一导电型低电位区域侧。
12.根据权利要求8所述的半导体集成电路装置，其特征在于，
上述电路部对包括第一元件和第二元件的输出电路的上述第一元件进行驱动，该第一元件连接在主电源的高电压电位侧，该第二元件与上述第一元件串联连接且连接在上述主电源的低电压电位侧，
上述第二电位是上述第一元件与上述第二元件的连接点的电位，
上述第三电位是上述主电源的低电压电位。
13.根据权利要求12所述的半导体集成电路装置，其特征在于，
上述第一导电型区域与上述第一导电型半导体衬底之间的穿通耐压被设定为比上述第一元件为接通状态且上述第二元件为断开状态时瞬态上升的、上述输出电路的上述第一元件与上述第二元件的上述连接点的电位高。
14.根据权利要求8～13中的任一项所述的半导体集成电路装置，其特征在于，
还具备电阻层，该电阻层隔着绝缘膜设置在上述第一第二导电型区域的表面上，
上述绝缘栅型场效应晶体管的漏极经由配置在上述第一导电型半导体衬底上的布线层与上述电阻层电连接。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6337634B2 (ja) * 2014-06-16 2018-06-06 富士電機株式会社 半導体集積回路装置
CN105874597B (zh) * 2014-07-02 2019-03-08 富士电机株式会社 半导体集成电路装置
WO2017086069A1 (ja) * 2015-11-19 2017-05-26 富士電機株式会社 半導体装置
DE102016119799B4 (de) * 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
TWI629785B (zh) * 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
US10535730B2 (en) * 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
DE102018110579B4 (de) * 2017-09-28 2022-12-01 Taiwan Semiconductor Manufacturing Co. Ltd. Hochspannungs-metall-oxid-halbleitervorrichtung (hvmos-vorrichtung) integriert mit einer hochspannungs-übergangsabschlussvorrichtung (hvjt- vorrichtung)
US10679987B2 (en) * 2017-10-31 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bootstrap metal-oxide-semiconductor (MOS) device integrated with a high voltage MOS (HVMOS) device and a high voltage junction termination (HVJT) device
DE102018124897B4 (de) 2017-10-31 2023-10-12 Taiwan Semiconductor Manufacturing Co. Ltd. Bootstrap-metall-oxid-halbleiter-bauelement, das mit einem hochspannungs-mos-bauelement und einem hochspannungs-übergangskontaktierungs-bauelement integriert ist und herstellungsverfahren
JP6996247B2 (ja) * 2017-11-17 2022-01-17 富士電機株式会社 半導体集積回路装置
DE102018119098B4 (de) 2018-08-06 2020-02-20 Infineon Technologies Dresden GmbH & Co. KG Elektronische schaltung mit einem transistorbauelement und einem pegelumsetzer
CN110190055A (zh) * 2019-04-09 2019-08-30 上海华虹宏力半导体制造有限公司 一种栅驱动工艺的高压自屏蔽结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323056A (zh) * 1999-08-31 2001-11-21 株式会社东芝 半导体衬底及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823128B2 (ja) * 1999-08-31 2011-11-24 株式会社東芝 半導体基板の製造方法
JP4569105B2 (ja) * 2003-12-25 2010-10-27 富士電機システムズ株式会社 半導体装置
JP2005311006A (ja) * 2004-04-21 2005-11-04 Toyota Motor Corp 半導体装置およびその製造方法
JP4945948B2 (ja) 2005-07-28 2012-06-06 富士電機株式会社 半導体装置
JP5003043B2 (ja) 2005-10-26 2012-08-15 株式会社デンソー 半導体装置
US20080237659A1 (en) * 2007-03-27 2008-10-02 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP2009206284A (ja) 2008-02-27 2009-09-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP5503897B2 (ja) 2009-05-08 2014-05-28 三菱電機株式会社 半導体装置
JP2009231851A (ja) 2009-07-09 2009-10-08 Mitsubishi Electric Corp 半導体装置
JP5757145B2 (ja) 2011-04-19 2015-07-29 富士電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323056A (zh) * 1999-08-31 2001-11-21 株式会社东芝 半导体衬底及其制造方法

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Publication number Publication date
JP5754558B2 (ja) 2015-07-29
CN104221147A (zh) 2014-12-17
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