CN100587966C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种表现出高击穿电压、极好的热性质、高闩锁承受能力和低导通电阻的半导体器件。根据本发明的包括设置在n-型漂移层3和n-型漂移层3上的第一n型区7之间的埋置绝缘区5的半导体器件便于限制发射极空穴电流、防止闩锁发生、既不增加导通电阻也不增加导通电压。根据本发明的包括设置在埋置绝缘区5和n-型漂移层3之间的p型区4的半导体器件便于在器件的截止状态下耗尽n型漂移层3。根据本发明的包括设置在第一n型区7和n-型漂移层3之间的第二n型区6的半导体器件便于将沟道区中或第一n型区7中产生的热经由第二n型区6、n型漂移层3和n型缓冲层2消散到作为半导体衬底的p+型集电层1a。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件以及该半导体器件的制造方法。具体地，本发明还涉及具有部分SOI(绝缘体上硅)结构的半导体器件以及具有部分SOI结构的半导体器件的制造方法。
背景技术
为了提高汽车中的燃料消耗的性能并净化汽车的废气，已用电子方法进行发动机控制并且电子发动机控制技术已有进步。点火器是将电能通过点火线圈供给火花塞的火花塞控制器。IGBT(绝缘栅双极晶体管)用于点火系统的开关装置。IGBT是有优势的，因为用于驱动IGBT的驱动电路构造简单，IGBT对相反的电池连接表现出极好的保护性能，且IGBT的SOA较宽。
为了获得高可靠性和高性能，集成了控制电路、过热检测功能和电流控制功能的单片智能IGBT已被投入市场。图59是采用IGBT的标准点火系统的电路框图。对于图59所示的电路构造，采用表现出极好的成本性能的自分离(self-separation)工艺，以将IGBT 101、控制IC 102、冲击电压保护二极管103、电阻器104和箝位(clump)二极管105集成到一个芯片上。在图59中，还示出了点火线圈106和火花塞107。
图60是示出图59的控制IC 102中的IGBT 101和NMOS晶体管的集成结构的横截面图。形成低压横向NMOS晶体管101，使得NMOS晶体管110包括在n-型漂移层113的表面部分中的p-型阱区118。低压横向NMOS晶体管110的源电极125b电连接到IGBT 101的栅电极121a，并电连接到与点火系统中的控制IC 102连接的输入端子108。如果将负输入信号提供给智能IGBT的栅极端子，则图61中所示的寄生晶闸管被激活，从而会破坏智能IGBT。
图61是示意性示出与低压横向NMOS晶体管110相关联的寄生晶闸管的横截面图。寄生晶闸管通过PNP晶体管和NPN晶体管的晶闸管连接来形成。PNP晶体管包括由p+型集电层111形成的发射区、由n+型缓冲层112和n-型漂移层113形成的基区以及由p-型阱区118形成的集电区。NPN晶体管包括由低压横向NMOS晶体管110的n+型源区123形成的发射区、由p-型阱区118形成的基区以及由n+型缓冲层112和n-型漂移层113形成的集电区。
因为当负输入信号被输入到IGBT 101的栅极端子(G)时由n+型源区123和p-型阱区118形成的PN二极管被正向偏置，所以寄生晶闸管被激活。为了防止寄生晶闸管起作用，必须在输入端子108和IGBT 101的栅极端子(G)之间应用由齐纳二极管121和电阻器122形成的保护网，并将保护网连接到低压横向NMOS晶体管110的n+型源区123和p-型阱区118。为了确保对于保护网络的高静电放电(ESD)承受能力，必须将齐纳二极管121的PN结宽度设置成介于几毫米至几十毫米之间，从而导致大的芯片面积。
如果将IGBT 101、控制IC 102、冲击电压保护二极管103、电阻器104和箝位二极管105集成在一个芯片(参看，图59)上的智能IGBT是通过SOI工艺来制造的，则器件中产生的热几乎不能消散，这引起了问题。器件中产生的热几乎不能消散，因为埋置在芯片中的SiO2层的热阻率比硅的热阻率高约100倍。此外，因为在SOI上制造的ESD保护器件比体晶片上制造的保护器件脆弱，所以不适合将SOI晶片上制造的智能IGBT用于汽车应用。因为SOI晶片比普通的体晶片贵5至6倍，所以还没有实现消费应用中的广泛采用。
具有包括氧化物膜且这一绝缘层局部埋置在器件中的结构(部分SOI结构)的绝缘栅功率半导体器件的类型对于本领域的技术人员是已知的(参看以下专利文献1和专利文献2)。图62是等价于专利文献1中公开的半导体器件的半导体器件的横截面图。现在参考图62，氧化物膜115局部地埋置在器件表面中的n-型漂移层113和n型半导体层117之间。n型半导体层117和n-型漂移层113在其中不存在氧化物膜115的区域中互相接触。
局部形成于氧化物膜115上的p-型阱区118在其中不存在氧化物膜115的区域中与n-型漂移层113接触。然而，p-型阱区118不延伸到氧化物膜115之下。此外，包括以半导体衬底作为其组成元件之一的垂直绝缘栅功率晶体管和形成于覆盖半导体衬底的绝缘膜上的SOI结构中的横向绝缘栅功率晶体管的半导体装置对于本领域的技术人员是已知的(参看以下专利文献3)。
[专利文献1]用于专利申请的PCT国际公布的公开的日文翻译第2001-515662号
[专利文献2]未审查的日本专利申请公布平9(1997)-270513
[专利文献3]未审查的日本专利申请公布平9(1997)-312398
发明公开
本发明解决的问题
因为在具有图62所示的结构的功率半导体器件中埋置氧化物膜15和n-型漂移层113之间不存在p型半导体区，所以p-型阱区118和n-型漂移层113之间的结面积较小。由于p-型阱区118和n-型漂移层113之间较小的结面积，因此当施加反偏压时难以耗尽n-型漂移层113，从而不可能确保高击穿电压。
鉴于上述原因，期望的是避免上述问题。同样期望的是提供一种表现出高击穿电压的半导体器件，提供一种表现出高闩锁承受能力的半导体器件，以及提供一种具有部分SOI结构的便宜的半导体器件，或提供一种表现出极好的热性质的具有部分SOI结构的半导体器件。期望的是提供如上所述的这种半导体器件的制造方法。
解决问题的手段
根据所附权利要求1的主题，提供一种半导体器件，包括：
第一导电类型的漂移层；
该漂移层上的第一导电类型的第一区，第一区的电阻率低于漂移层的电阻率；
局部设置在第一区和漂移层之间的埋置绝缘区；
埋置绝缘区和漂移区之间的第二导电类型的区域，第二导电类型的区域与漂移层接触；
与第一区接触的第二导电类型的主体区；
主体区中的第一导电类型的低电阻区；
主体区中第二导电类型的接触区；
电连接到接触区和低电阻区的正面电极；
主体区的位于第一区和低电阻区之间的那部分上的栅绝缘膜；以及
与主体区相对的一侧上的栅电极，且栅绝缘膜置于该栅电极与所述主体区之间。
根据所附权利要求2的主题，所附权利要求1中所述的半导体器件还包括局部设置在第一区和漂移层之间的第一导电类型的第二区，第二区的电阻率低于第一区的电阻率。
根据所附权利要求3的主题，所附权利要求1或2中所述的半导体器件中的第二导电类型的区域是浮置区。
根据所附权利要求4的主题，提供了一种半导体器件，包括：
第一导电类型的漂移层；
该漂移层上的第一导电类型的第一区，第一区的电阻率低于漂移层的电阻率；
局部设置在第一区和漂移层之间的埋置绝缘区；
埋置绝缘区上的第二导电类型的主体区，该主体区与第一区接触；
主体区中的第一导电类型的低电阻区；
主体区中的第二导电类型的接触区；
电连接到接触区和低电阻区的正面电极；
所述主体区的位于第一区和低电阻区之间那部分上的栅绝缘膜；
与主体区相对的一侧上的栅电极，且栅绝缘膜置于该栅电极与所述主体区之间；以及
主体区在埋置绝缘区边缘之一的周围延伸至埋置绝缘区之下。
根据所附权利要求5的主题，所附权利要求1至4中任一项所述的半导体器件包括沟槽栅结构，该沟槽栅结构包括向下延伸至埋置绝缘区的沟槽，且沟槽包括置于其中的栅绝缘膜和栅电极。
根据所附权利要求6的主题，所附权利要求1至4中任一项所述的半导体器件包括平面栅结构，该平面栅结构包括设置在主体区上的栅绝缘膜和栅电极。
根据所附权利要求7的主题，所附权利要求6所述的半导体器件还包括设置在第二导电类型的主体区中的第一导电类型的低电阻区之下的第二导电类型的埋置低电阻区。
根据所附权利要求8的主题，在所附权利要求1、2、3、4、6和7中任一项所述的半导体器件中，主体区与埋置绝缘区接触。
根据所附权利要求9的主题，在所附权利要求1、2、3、5、6和7中任一项所述的半导体器件中，主体区在埋置绝缘区上。
根据所附权利要求10的主题，所附权利要求1至9中任一项所述的半导体器件还包括在漂移层的与第一区相对的一侧上的第二导电类型的低电阻层以及电连接到第二导电类型的低电阻层的背面电极。
根据所附权利要求11的主题，所附权利要求1至9中任一项所述的半导体器件还包括在漂移层的与第一区相对的一侧上的第一导电类型的低电阻层以及电连接到第一导电类型的低电阻层的背面电极。
根据所附权利要求12的主题，提供了一种半导体器件的制造方法，该方法包括以下步骤：
在第一导电类型的漂移层的表面中形成第二导电类型的区域；
在漂移层和第二导电类型的区域上形成将构成埋置绝缘区的氧化物膜；
去除氧化物膜的一部分，以暴露漂移层的一部分；
通过外延生长从漂移层的暴露表面生长第一导电类型的半导体，以用半导体填充氧化物膜的被除去部分，并通过外延生长沿氧化物膜横向生长第一导电类型的半导体，以用第一导电类型的半导体层覆盖氧化物膜；
抛光通过外延生长在氧化物膜上生长的半导体层，使得半导体层具有预定的厚度；以及
在抛光的半导体层上形成用于半导体器件的表面结构。
根据所附权利要求13的主题，提供了一种半导体器件的制造方法，该方法包括以下步骤：
准备包括第一导电类型的漂移层、漂移层上的第二导电类型的区域以及位于第二导电类型的区域上的将构成埋置绝缘区的第一氧化物膜的第一晶片；
准备包括第一导电类型的半导体层以及半导体层的表面中的将构成埋置绝缘区的第二氧化物膜的第一导电类型的第二晶片；
接合第一晶片和第二晶片，使得第一氧化物膜和第二氧化物膜互相接触；
抛光半导体层使得半导体层具有预定的厚度；
形成从抛光的半导体层的表面穿过埋置绝缘区向下至漂移层的沟槽，以在沟槽的底部中部分地暴露漂移层；
通过外延生长从漂移层的暴露的表面生长第一导电类型的半导体，以用第一导电类型的半导体填充沟槽至抛光的半导体层的表面；以及
在半导体层中除用第一导电类型的半导体填充的沟槽外的部分上形成用于半导体器件的表面结构。
根据所附权利要求14的主题，所附权利要求12所述的方法中形成表面结构的步骤还包括形成从抛光的半导体层的表面向下至氧化物膜的沟槽使得沟槽中包括结部分以去除半导体层的结部分的步骤，在该结部分中通过外延生长从其中去除氧化物膜的不同区域横向生长的第一导电类型的半导体层相遇并彼此联结。
根据所附权利要求15的主题，所附权利要求14所述的方法还包括用氧化硅膜和多晶硅填充沟槽以形成沟槽分离结构的步骤。
根据所附权利要求16的主题，所附权利要求14所述的方法还包括用栅绝缘膜和栅电极填充沟槽以形成沟槽栅结构的步骤。
因为根据所附权利要求1至4中任一项的主题，埋置绝缘区防止在器件的导通状态下从背面电极注入的空穴(电子)从第一导电类型的漂移层流入第一导电类型的第一区，所以电子(空穴)累积在第一导电类型的第一区中。因此，提高了器件的闩锁承受能力和雪崩承受能力。
当在器件的截止状态下将电压施加到背面电极时，根据所附权利要求1至3中任一项的主题，由于埋置绝缘区和第一导电类型的漂移层之间的第二导电类型的区域的设置，耗尽层从第二导电类型的区域和第一导电类型的漂移层之间的PN结扩张。因此，第一导电类型的漂移层易于被耗尽。因此，确保了高击穿电压。
当在器件的截止状态中将电压施加到背面电极时，根据所附权利要求4的主题，由于第二导电类型的主体区延伸到埋置绝缘区之下，耗尽层从第二导电类型的主体区和第一导电类型的漂移层之间的PN结扩张。因此，第一导电类型的漂移层易于被耗尽。因此，确保了高击穿电压。
根据所附权利要求7的主题，由于第二导电类型的主体区中第一导电类型的低电阻区之下第二导电类型的埋置低电阻区的设置，来自沟道区的空穴流过第二导电类型的埋置低电阻区。因为由流过埋置低电阻区的空穴引起的电压降低于寄生NPN晶体管的工作电压，所以防止了寄生晶闸管引起的闩锁的发生。因此，获得了高闩锁承受能力。
根据所附权利要求12或13的主题，以低制造成本制造了具有部分SOI结构的半导体器件。因此，以低制造成本获得了具有部分SOI结构并表现出高闩锁承受能力、高雪崩承受能力和极好的热性质的半导体器件。根据所附权利要求14的主题，形成沟槽使得沟槽去除第一导电类型的半导体层的结部分，在该结部分中通过外延生长横向生长的半导体层彼此相遇并联结。结果，去除了半导体层的结部分中引起的层叠缺陷和位错。
发明效果
根据本发明的半导体器件表现出高击穿电压和高闩锁承受能力。特别地，通过采用部分SOI结构在根据本发明的半导体器件中实现了极好的热性质。根据本发明的制造方法便于以低制造成本制造具有部分SOI结构并表现出高击穿电压、高闩锁承受能力和极好的热性质的半导体器件。
附图简述
图1是根据本发明的第一实施例的半导体器件的横截面图。
图2是描述该器件的导通电阻分量的等效电路图。
图3是用于解释当在器件的截止状态下引起击穿时内部静电位分布的一对图。
图4是用于解释当在器件的截止状态下引起击穿时内部电子浓度分布的一对图。
图5是根据本发明的第一实施例具有修改的结构半导体器件的横截面图。
图6是根据本发明的第二实施例的半导体器件的横截面图。
图7是根据本发明的第二实施例具有修改的结构的半导体器件的横截面图。
图8是根据本发明的第三实施例的半导体器件的横截面图。
图9是根据本发明的第四实施例的半导体器件的横截面图。
图10是根据本发明的第四实施例具有修改的结构的半导体器件的横截面图。
图11是根据本发明的第五实施例的半导体器件的横截面图。
图12是根据本发明的第五实施例具有修改的结构的半导体器件的横截面图。
图13是根据本发明的第六实施例的半导体器件的横截面图。
图14是根据本发明的第六实施例具有修改的结构的半导体器件的横截面图。
图15是根据本发明的第七实施例的半导体器件的横截面图。
图16是根据本发明的第八实施例的半导体器件的横截面图。
图17是根据本发明的第九实施例的半导体器件的横截面图。
图18是根据本发明的第十实施例的半导体器件的横截面图。
图19是根据本发明的第十一实施例的半导体器件的横截面图。
图20是根据本发明的第十二实施例的半导体器件的横截面图。
图21是根据本发明的第十三实施例的半导体器件的横截面图。
图22是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第一横截面图。
图23是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第二横截面图。
图24是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第三横截面图。
图25是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第四横截面图。
图26是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第五横截面图。
图27是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第六横截面图。
图28是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第七横截面图。
图29是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第八横截面图。
图30是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第九横截面图。
图31是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第十横截面图。
图32是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第十一横截面图。
图33是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第十二横截面图。
图34是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第十三横截面图。
图35是半导体器件在其通过根据本发明的第十四实施例的制造方法的制造期间的第十四横截面图。
图36是半导体器件在其通过根据本发明的第十五实施例的制造方法的制造期间的第一横截面图。
图37是半导体器件在其通过根据本发明的第十五实施例的制造方法的制造期间的第二横截面图。
图38是半导体器件在其通过根据本发明的第十五实施例的制造方法的制造期间的第三横截面图。
图39是半导体器件在其通过根据本发明的第十五实施例的制造方法的制造期间的第四横截面图。
图40是半导体器件在其通过根据本发明的第十五实施例的制造方法的制造期间的第五横截面图。
图41是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第一横截面图。
图42是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第二横截面图。
图43是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第三横截面图。
图44是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第四横截面图。
图45是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第五横截面图。
图46是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第六横截面图。
图47是半导体器件在其通过根据本发明的第十六实施例的制造方法的制造期间的第七横截面图。
图48是半导体器件在其通过根据本发明的第十七实施例的制造方法的制造期间的第一横截面图。
图49是半导体器件在其通过根据本发明的第十七实施例的制造方法的制造期间的第二横截面图。
图50是半导体器件在其通过根据本发明的第十七实施例的制造方法的制造期间的第三横截面图。
图51是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第一横截面图。
图52是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第二横截面图。
图53是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第三横截面图。
图54是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第四横截面图。
图55是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第五横截面图。
图56是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第六横截面图。
图57是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第七横截面图。
图58是半导体器件在其通过根据本发明的第十八实施例的制造方法的制造期间的第八横截面图。
图59是采用IGBT的标准点火系统的电路框图。
图60是示出垂直IGBT和低压横向NMOS晶体管的集成结构的横截面图。
图61是示意性地示出图60所示的集成结构上的晶闸管寄生的横截面图。
图62是具有常规的部分SOI结构的垂直IGBT的横截面图。
字母或标号说明
1a：第二导电类型的低电阻层(p+型集电层(低电阻层))
1b：第一导电类型的低电阻层(n+型漏层)
3：第一导电类型的漂移层(n-型漂移层)
4：第二导电类型的区域(p型区)
5：埋置绝缘区
6：第一导电类型的第二区(第二n型区)
7：第一导电类型的第一区(第一n型区)
8：第二导电类型的主体区(p型主体区)
10：栅绝缘膜(栅氧化物膜)
11：多晶硅栅电极
12：栅侧壁隔片膜
13：第一导电类型的低电阻区(n+型发射区)
14a：第二导电类型的接触区(p+型主体接触区)
14b：第二导电类型的埋置低电阻区(p+型埋置低电阻区)
15：正面电极
18：背面电极
实现本发明的最佳方式
现在将在下文中参考示出本发明的较佳实施例的附图来详细描述本发明。
在以下描述中，n型层或n型区是其中电子是多数载流子的层或区。p型层或p型区是其中空穴是多数载流子的层或区。指示层或区的导电类型的字母“n”或“p”上的上标“+”指示该层或区是相对重掺杂的。指示层或区的导电类型的字母“n”或“p”上的上标“-”指示该层或区是相对轻掺杂的。在本发明的实施例的描述和示出本发明的实施例的附图中，相同的参考标号用于指示相同或类似的构成元件，并为了简单起见省略了其重复描述。
第一实施例
图1是根据本发明的第一实施例的IGBT的横截面图。现在参考图1，n型缓冲层2被设置在p+型集电层(低电阻层)1a上，并且n-型漂移层3被设置在n型缓冲层2上。第一n型区7在n-型漂移层3上。诸如氧化物膜之类的埋置绝缘区5被部分地设置在n-型漂移层3和第一n型区7之间，从而构成部分SOI结构。
n-型漂移层3和第一n型区7之间不存在任何绝缘区5的区域是第二n型区6。第二n型区6与n-型漂移层3和第一n型区7接触。n-型漂移层3、第二n型区6和第一n型区7构成承受击穿电压的漂移区(IGBT基区)。p型区4被设置在埋置绝缘区5和n-型漂移层3之间，与n-型漂移层3接触并延伸到第二n型区6的附近。
p型区4是电浮置区，其电位是浮置的。或者，p型区4可电连接到源电极。如果p型区4被设计为浮置区，则可容易地制造IGBT，因为可省略将p型区4连接到源电极的步骤。
设置了包括氧化硅分离膜19和多晶硅埋层20、从半导体表面向下延伸至埋置绝缘区5的沟槽分离结构用于器件的分离结构。p型主体区8被设置在埋置绝缘区5上以使p型主体区8与与埋置绝缘区5和第二n型区6间隔开并与第一n型区7接触。p+型主体接触区(接触区)14a在主体区8的表面部分中选择性地形成。
p型主体区8和p+型主体接触区14a延伸到沟槽分离结构并由沟槽分离结构终止。n+型发射区(低电阻区)13选择性地形成于p型主体区8的表面部分中。p+型埋置低电阻区14b在p型主体区8中的n+型发射区13下。
栅氧化物膜10在n+型发射区13和第一n型区7之间的p型主体区8的表面上。延续到栅氧化物膜10的LOCOS氧化物膜9被设置在第一n型区7上。多晶硅栅电极11被设置在栅氧化物膜10和LOCOS氧化物膜9上。由氧化物膜或氮化物膜形成的栅侧壁隔片膜12被设置在多晶硅栅电极11的发射极侧边缘。
发射电极(正面电极)15经由发射极阻挡层16与n+型发射区13和p+型主体接触区14a接触。发射电极15和发射极阻挡层16通过层间绝缘膜17与多晶硅栅电极11绝缘。集电电极(背面电极)18与p+型集电层1a接触。
当高于阈值的电压被施加到多晶硅栅电极11时，在p型主体区8和栅氧化物膜10之间的界面中形成沟道。包括由p+型集电层1a形成的发射区；由n-型漂移层3、第二n型区6和第一n型区7形成的基区；以及由p型主体区8、p+型主体接触区14a和p+型埋置低电阻区14b形成的集电区的PNP晶体管在IGBT中寄生。
包括由n+型发射区13形成的发射区；由p型主体区8、p+型主体接触区14a和p+型埋置低电阻区14b形成的基区；以及由第一n型区7、第二n型区6和n-型漂移层3形成的集电区的NPN晶体管在IGBT中寄生。PNP晶体管和NPN晶体管构成寄生晶闸管。
设置栅侧壁隔片膜12，以免在通过离子注入形成p+型埋置低电阻区14b期间将离子注入到其中将形成沟道的区域中。如果注入的离子进入沟道区，则将影响阈值。因此，注入的离子进入沟道区是不利的。p+型埋置低电阻区14b提供从具有低电阻路径的沟道中流入的空穴。由空穴流过低电阻路径引起的低电阻路径两端的电压降被抑制在0.7V或更低。
如果由空穴流入发射电极15引起的电压降超过0.7V至更高侧，则寄生NPN将工作并且由寄生晶闸管引起闩锁。因此，根据第一实施例，通过使空穴通过p+型埋置低电阻区14b流入发射电极15，可防止由寄生晶闸管引起的闩锁的发生。换言之，闩锁承受能力较高。在不总是需要闩锁承受能力很高的情况下，可省略栅侧壁隔片膜12和p+型埋置低电阻区14b。
现在将描述埋置绝缘区5的功能。如果第二n型区6的电阻率低于第一n型区7的电阻率同时器件转为导通状态，则由于埋置绝缘区5的存在将不会阻碍电子从其第一n型区7传导到n-型漂移层3。因此，将电子注入到n-型漂移层3，导致导电性调节。另一方面，通过n型缓冲层2从p+型集电层注入的空穴导致n-型漂移层3中的导电性调节。
因为插入埋置绝缘区5，所以空穴不得不通过第二n型区6流入第一n型区7。因此，空穴难以流入第一n型区7。因此，电子积聚在第一n型区7中。由于第一n型区7中的电子积聚，发射极电流中的电子电流的比率增加，而发射极电流中的空穴电流的比率减小。由于该机构，提高了器件的闩锁承受能力和雪崩承受能力。
由于以下描述的原因，饱和电流Isat和导通电压Vknee被分别保持在高和低值。图2是描述该器件的导通电阻分量的等效电路图。现在参考图2，RDoping是由n-型漂移层3中的掺杂浓度确定的电阻。RMod2是由于n-型漂移层3中的导电性调节引起的电阻。RDBOXNeck和RDJFETNeck是由第二n型区6和第一n型区7中的掺杂浓度确定的电阻分量。RMod1是由于第二n型区6和第一n型区7中的导电性调节引起的电阻。
RCHole是空穴沟道电阻。RCElectron是电子沟道电阻。导电性调节由作为从沟道中注入的自由载流子的电子和作为从集电极注入的自由载流子的空穴引起。通常，导电性调节载流子浓度是掺杂浓度几十到几百倍。如果第二n型区6是较重掺杂的，则由埋置绝缘区5的存在引起的电子导电的限制将被抑制并可减小埋置绝缘区5对RMod2的影响。
另一方面，由于埋置绝缘区5的设置，注入到第一n型区7和第二n型区6的空穴的数量减少，从而增大了RMod1和RCHole。为了补偿增大的RMod1和RCHole，更重地掺杂第一n型区7以使RDJFETNeck减小。与减小RDJFETNeck相关联地，器件间距变窄，且沟道密度增加以减小RCElectron。在这些规定下，即使当发射极空穴电流减小时，也可维持低导通电阻、低导通电压和高饱和电流。
因为第二n型区6用作中间缓冲层，所以在截止根据第一实施例的器件时第二n型漂移区6比表现出与根据第一实施例的器件的击穿电压相同的击穿电压的常规器件中的第二n型漂移区更慢地被耗尽。(在表现出与根据第一实施例的器件的击穿电压相同的击穿电压的常规器件中，第一n型区、第二n型区和n-型漂移层与第一n型区7、第二n型区6和n-型漂移层3同等地掺杂。)因为n型缓冲层2的附近的电场强度通过更缓慢地耗尽第二n型漂移区6来削弱，可实现软截止。
现在描述p型区4的功能。如果将电压施加到集电电极18同时器件处于其截止状态，则由于埋置绝缘区5的设置，可防止耗尽层从第一n型区7和p型主体区8之间的边界扩展到漂移区3。如果不设置任何p型区4，则击穿电压将低于不包括任何埋置绝缘区5的器件的击穿电压。相反，因为通过设置其导电类型与n-型漂移层3的导电类型相反的p型区4，耗尽n-型漂移层3变得更容易，所以确保了高击穿电压。尽管对于根据第一实施例的IGBT不是特定的，但可获得例如500V的截止击穿电压。
发明人进行了以下验证。图3和图4描述了验证结果。图3的(a)中描述了在包括p型区4的器件(下文中称为“器件(a)”)的截止状态下引起击穿时的内部静电位分布。在图3的(b)中描述了在不包括任何p型区4的器件(下文中称为“器件(b)”)的截止状态下引起击穿时的内部静电位分布。在图3和4中，X＝0μm位于图1的左侧边缘上，而Y＝0μm位于埋置绝缘区5的表面上。器件(a)与器件(b)的不同之处仅在于器件(a)包括p型区4但器件(b)不包括。对于器件(a)和器件(b)其它器件参数是相同的。
例如，对于p+型集电层1a，掺杂浓度和厚度分别是2×1020cm-3和5μm。对于n型缓冲层2，掺杂浓度和厚度分别是5×1016cm-3和4μm。对于n-型漂移层3，掺杂浓度和厚度分别是2×1014cm-3和60μm。对于p型区4，掺杂浓度和厚度分别是1×1017cm-3和1μm。
第二n型区6的掺杂浓度和开口宽度(第二n型区6和第一n型区7之间的接触区宽度)分别是2×1014cm-3和3μm。埋置绝缘区5的厚度是1μm。对于第一n型区7，掺杂浓度和厚度分别是2×1014cm-3和5μm。p型主体区8和栅氧化物膜10之间的边界中的掺杂浓度从1×1017cm-3至2×1017cm-3。栅氧化物膜10的厚度是20nm。p型区4和第二n型区6之间的间隔是1μm。
对于器件(a)，击穿电压是654V，对于器件(b)，击穿电压是568V。换言之，p型区4的设置有助于实现较高的击穿电压。图4是用于解释当在器件的截止状态下引起击穿时内部电子浓度分布的一对图。图4的(a)中描述了当在包括p型区4的器件(器件(a))的截止状态下引起击穿时的内部电子浓度分布。在图4的(b)中描述了当在不包括任何p型区4的器件(器件(b))的截止状态下引起击穿时的内部静电位分布。比较图4的(a)和(b)中描述的结果，通过设置p型区4，器件更容易被耗尽。
尽管埋置绝缘区5的热导率较低，但埋置绝缘区5不越过漂移区延伸。因此，沟道区或第一n型区7中产生的热经由第二n型区6和n-型漂移层3传导到n型缓冲层2，然后消散到p+型集电层1a，即消散到半导体衬底。因此，根据第一实施例的器件表现出类似于不包括任何SOI结构的体器件的温度特性。
根据第一实施例，获得了表现出极好的热性质、高击穿电压、高电流驱动能力和高闩锁承受能力的IGBT。根据第一实施例，还获得了其导通电阻和导通电压较低的IGBT。通过采用部分SOI结构，以低制造成本获得了IGBT，因为不需要使用任何昂贵的SOI晶片。
如图5所示，可缩短多晶硅栅电极11并将其局部地设置在LOCOS氧化物膜9上。并且可缩短发射电极15和发射区阻挡层16并将其局部地设置在层间绝缘膜17上。上述结构适用于需要高速工作的应用，因为栅极和源极之间的Miller电容和电容Cgs减小了。当高Miller电容不引起问题时，缩短的多晶硅栅电极11的下表面可完全用栅氧化物膜10来覆盖。
第二实施例
图6是根据本发明的第二实施例的IGBT的横截面图。现在参考图6，在根据第一实施例的IGBT中与埋置绝缘区5间隔开的p型主体区8在根据第二实施例的IGBT中与埋置绝缘区5接触。根据第二实施例的IGBT中的其它构造与根据第一实施例的IGBT中的构造相同。根据第二实施例的结构适用于薄膜器件，其中埋置绝缘区5上的半导体层(即，第一n型区7)的厚度是1μm或更小。为了将根据第二实施例结构应用于需要高速工作的IGBT，通过如图7所示地缩短多晶硅栅电极11、发射电极15和发射区阻挡层16来减小栅极和源极之间的Miller电容和电容Cgs是有效的。
第三实施例
图8是根据本发明的第三实施例的IGBT的横截面图。现在参考图8，根据第一实施例的IGBT中的平面栅结构由根据第三实施例的IGBT中的沟槽栅结构替代。沟槽栅结构在IGBT中根据第一实施例形成沟槽分离结构的位置中形成。n+型发射区13邻近沟槽栅结构形成。因为该结构使寄生晶闸管难以工作，所以改进了闩锁承受能力。根据第三实施例的其它构造与根据第一实施例的构造相同。如图8所示，未设置p+型埋置低电阻区14b和栅侧壁隔片膜12。
第四实施例
图9是根据本发明的第四实施例的IGBT的横截面图。现在参考图9，根据第四实施例的IGBT从根据第一实施例的IGBT中省略了沟槽分离结构。图9中与第二n型区6接触的p型区4可通过与根据第一实施例的IGBT中相同的方式从第二n型区6间隔开。根据第四实施例的其它构造与根据第一实施例的构造相同。为了将根据第四实施例的结构应用于需要高速工作的IGBT，通过如图10所示地缩短多晶硅栅电极11、发射电极15和发射区阻挡层16来减小栅极和源极之间的Miller电容和电容Cgs是有效的。
第五实施例
图11是根据本发明的第五实施例的IGBT的横截面图。现在参考图11，根据第五实施例的IGBT从根据第二实施例的IGBT中省略了沟槽分离结构。图11中与第二n型区6接触的p型区4可通过与根据第二实施例的IGBT中相同的方式从第二n型区6间隔开。根据第五实施例的其它构造与根据第二实施例的构造相同。为了将根据第五实施例的结构应用于需要高速工作的IGBT，通过如图12所示地缩短多晶硅栅电极11、发射电极15和发射区阻挡层16来减小栅极和源极之间的Miller电容和电容Cgs是有效的。
第六实施例
图13是根据本发明的第六实施例的IGBT的横截面图。现在参考图13，根据第六实施例的IGBT从根据第五实施例的IGBT中省略了第二n型区6，并且第一n型区7扩展到其中n型区6在根据第五实施例的IGBT中的位置。埋置绝缘区5在n+型发射区13下终止。(下文中n+型发射区13下的埋置绝缘区5的边缘将被称为“第一边缘”。)在埋置绝缘区5的第一边缘上，p型主体区8和p型区4相互连接。因此，p型区4和p型主体区8被集成在一个单元中，使得p型区4不处于电浮置状态。
尽管不限于所示的例子，但在图13中，p型区4不在埋置绝缘区5下延伸到埋置绝缘区5的其它边缘(下文中称为“第二边缘”)的附近。换言之，p型区4和p型主体区8覆盖埋置绝缘区5的少许的第一边缘。因此，根据第六实施例的IGBT中埋置绝缘区5和n-漂移层3之间的接触面积比根据第五实施例的IGBT中的宽。根据第六实施例的其它构造与根据第五实施例的构造相同。
因为根据第六实施例p型区4在埋置绝缘区5下，所以在施加反偏压时根据第六实施例的IGBT中的n-型漂移层3比图62所示的常规器件中的n-型漂移层更易于耗尽。因此，根据第六实施例获得了较高的击穿电压。为了将根据第六实施例的结构应用于需要高速工作的IGBT，通过如图14所示地缩短多晶硅栅电极11、发射电极15和发射区阻挡层16来减小栅极和源极之间的Miller电容和电容Cgs是有效的。为了将根据第六实施例的结构应用于IGBT，如果不要求其闩锁承受能力很高，可通过与根据第一至第五实施例的IGBT相同的方式不设置栅侧壁隔片膜12和p+型埋置低电阻区14b而没有问题。
如果需要的话，可在埋置绝缘区5和n-型漂移层3之间形成与结合根据第一至第五实施例的IGBT描述的相同的另外的p型区4而没有问题。如上所述形成的另外的p型区4可以是浮置的或连接到p型区4。
第七实施例
图15是根据本发明的第七实施例的半导体器件的横截面图。现在参考图15，根据第七实施例的半导体器件具有通过用n+型漏层1b(低电阻层)替换根据第一实施例的p+型集电层1a来形成的MOSFET结构。根据第七实施例的其它构造与根据第一实施例的构造相同。尽管图15示出了对应于图1所示的结构的MOSFET结构，但根据第七实施例的半导体器件可具有对应于图5所示的结构的MOSFET结构。
第八实施例
图16是根据本发明的第八实施例的半导体器件的横截面图。现在参考图16，根据第八实施例的半导体器件具有通过用n+型漏层1b替换根据第二实施例的p+型集电层1a来形成的MOSFET结构。根据第八实施例的其它构造与根据第二实施例的构造相同。尽管图16示出了对应于图7所示的结构的MOSFET结构，但根据第七实施例的半导体器件可具有对应于图6所示的结构的MOSFET结构。
第九实施例
图17是根据本发明的第九实施例的半导体器件的横截面图。现在参考图17，根据第九实施例的半导体器件具有通过用n+型漏层1b替换根据第三实施例的p+型集电层1a来形成的MOSFET结构。根据第九实施例的其它构造与根据第三实施例的构造相同。
第十实施例
图18是根据本发明的第十实施例的半导体器件的横截面图。现在参考图18，根据第十实施例的半导体器件具有通过用n+型漏层1b替换根据第四实施例的p+型集电层1a来形成的MOSFET结构。根据第十实施例的其它构造与根据第四实施例的构造相同。尽管图18示出了对应于图10所示的结构的MOSFET结构，但根据第十实施例的半导体器件可具有对应于图9所示的结构的MOSFET结构。
第十一实施例
图19是根据本发明的第十一实施例的半导体器件的横截面图。现在参考图19，根据第十一实施例的半导体器件具有通过用n+型漏层1b替换根据第五实施例的p+型集电层1a来形成的MOSFET结构。根据第十一实施例的其它构造与根据第五实施例的构造相同。尽管图19示出了对应于图12所示的结构的MOSFET结构，但根据第十一实施例的半导体器件可具有对应于图11所示的结构的MOSFET结构。
第十二实施例
图20是根据本发明的第十二实施例的半导体器件的横截面图。现在参考图20，根据第十二实施例的半导体器件具有通过用n+型漏层1b替换根据第六实施例的p+型集电层1a来形成的MOSFET结构。根据第十二实施例的其它构造与根据第六实施例的构造相同。尽管图20示出了对应于图14所示的结构的MOSFET结构，但根据第十二实施例的半导体器件可具有对应于图13所示的结构的MOSFET结构。
第十三实施例
图21是根据本发明的第十三实施例的半导体器件的横截面图。现在参考图21，根据第十三实施例的半导体器件将根据第一实施例的IGBT 200(由虚线围绕的正方形区域中)和作为用于控制IGBT 200的低压控制器件的低压横向NMOS晶体管300(由虚曲线围绕的椭圆形区域中)集成地安装在一半导体衬底上。
低压横向NMOS晶体管300在由类似于IGBT 200的埋置绝缘区5的埋置绝缘区305以及由氧化硅分离膜319和多晶硅埋层320形成且类似于IGBT 200中由氧化硅分离膜19和多晶硅埋层20形成的沟槽分离结构的沟槽分离结构围绕的区域中制造。换言之，低压横向NMOS晶体管300是与其它器件完全介电分离的较佳的SOI器件。
因为在根据第十三实施例的结构中不会引起寄生在常规IGBT和常规NMOS晶体管(参见图60)的集成结构上的寄生晶闸管(参看图61)，所以即使在将负输入信号输入到智能IGBT栅极时也不会引起任何闩锁。因为通过将IGBT和控制IC器件集成在一个单元引起的缺点通过完全介电分离控制IC器件来消除，所以IGBT和控制IC器件可容易地集成在一个单元中。
因为防止在IGBT和NMOS晶体管的常规集成结构中发生寄生闩锁发生所需的大面积保护器件(参看图61)变得不必要，所以在较小的芯片面积中实现了类似的功能。在图21所示的结构中省略了发射区阻挡层。通过将根据第二至第六实施例中的任一个的IGBT和低压控制器件集成在一个半导体衬底上的结构或通过将根据第七至第十二实施例中的任一个的MOSFET和低压控制器件集成在一个半导体衬底上的结构，在较小的芯片面积中实现了类似的功能。
第十四实施例
以下将描述适用于制造例如根据第一实施例的半导体器件的根据本发明的第十四实施例的制造方法。图22至图35是半导体器件在其通过根据第十四实施例的制造方法的制造期间的横截面图。现在参考图22，在将作为p+型集电层1a的半导体衬底上外延生长n型半导体，以形成n型缓冲层2和n-型漂移层3。
现在参考图23，氧化n-型漂移层3的表面以形成用于离子注入的屏蔽氧化物膜31。在屏蔽氧化物膜31上涂光刻胶，并通过光刻使光刻胶图案化以形成离子注入掩模32。然后，注入硼离子。现在参考图24，通过氧等离子体灰化去除光刻胶。在清洗晶片后去除屏蔽氧化物膜31。
然后，通过热氧化法、CVD(化学气相沉积)法或这些方法的组合在n-型漂移层3的表面上形成将成为埋置绝缘区5的氧化硅膜。在进行热氧化的同时，形成p型区4。由于热氧化，埋置绝缘区5和n-型漂移层3之间的边界中的缺陷密度以及埋置绝缘区5和p型区4之间的边界中的缺陷密度较低。
现在参考图25，在在晶片表面上的氧化硅膜上涂光刻胶并通过光刻图案化光刻胶来形成蚀刻掩模。然后，通过RIE(反应离子蚀刻)来蚀刻氧化硅膜。在RIE步骤中，下层中的硅(即n-型漂移层3)被蚀刻掉一点。因为过蚀刻是不可避免的，所以进行牺牲氧化以去除蚀刻损伤。
现在参考图26，通过从由RIE暴露的n-型漂移层3的表面选择性地外延生长成与埋置绝缘区5的表层一样高来生长第二n型区6。因为必须消除第二n型区6和埋置绝缘区5之间的边界中引起的层叠缺陷，所以采用了各种措施。例如，进行低温生长，利用(100)衬底排列其侧面沿<100>方向的氧化物膜矩形图案，或者将对作为埋置绝缘膜5的热氧化物膜具有低应力的CVD氮化物膜用作埋置绝缘区5的侧壁填充物。
现在参考图27，第一n型区7通过横向选择性外延生长来形成。在横向选择性外延生长中，将单晶硅生长成使得单晶硅从埋置绝缘区5的两侧上的第二n型区6横向延伸并在埋置绝缘区5的中心上彼此相遇并联结的厚度。因为不可能进行横向选择性外延生长以使横向生长与垂直生长之比远大于1，所以外延生长层厚度TsOi接近横向生长长度LE。当晶体生长正方向在(100)晶片表面上沿<100>方向时，表面缺陷密度是10-3cm-2或更低。在横向选择性外延生长结束后，清洗晶片。
现在参考图28，通过熟知的晶片抛光方法中的任一种来抛光第一n型区7以提供具有期望的厚度和表面光滑度的第一n型区7。第一n型区7中在其抛光后导致的厚度偏差是±1μm，这接近接合和深蚀刻SOI衬底中的绝缘体上硅层中的厚度偏差。在清洗晶片后，氧化第一n型区7的表面以形成用于离子注入的屏蔽氧化物膜33。在屏蔽氧化物膜33上涂光刻胶。通过光刻图案化光刻胶来形成离子注入掩模。然后注入硼离子。
现在参考图29，通过氧等离子体灰化来去除光刻胶，并用H2SO4+H2O2来清洗晶片。然后，通过快速热工艺(RTP)来退火晶片。现在参考图30，将一薄氧化物膜35和具有特定厚度的氮化物膜36沉积在晶片表面。然后，通过光刻和RIE图案化氧化物膜35和氮化物膜36来形成用于沟槽蚀刻的硬掩模。接着，通过RIE形成向下至埋置绝缘区5的沟槽。
形成沟槽使得沟槽围绕边界区，在边界区中，通过上述的横向选择性外延生长从埋置绝缘区5的两端生长的硅层彼此联结。因为层叠缺陷和位错易于在硅层彼此联结的边界区中发生，所以边界区中形成的沟槽有利于去除边界区中引起的层叠缺陷和位错。
现在参考图31，在牺牲氧化后，在沟槽内壁上热形成具有特定厚度的氧化物作为氧化硅分离膜19。现在参考图32，在沟槽中沉积将作为多晶硅埋层20的多晶硅，并深蚀刻沉积的多晶硅。然后，将多晶硅氧化到特定的厚度。保留在晶片表面上的用于沟槽蚀刻的由氮化物膜36形成的硬掩模通过CDE(化学干法蚀刻)来去除。然后，通过湿法蚀刻去除晶片表面上的氧化硅膜以暴露晶片表面。可沉积氧化物膜来替换沉积多晶硅。
现在参考图33，在晶片表面上形成LOCOS氧化物膜9。在牺牲氧化后形成栅氧化物膜10。然后，沉积多晶硅层。在通过光刻和RIE形成栅电极11之后，进行多晶硅再氧化。通过光刻和离子注入形成与栅叠层自对准的n+型发射区13和邻近n+型发射区13的p+型主体接触区14a。在通过氧等离子体灰化去除光刻胶并清洗晶片后，进行退火以活化注入的离子。
然后，在整个晶片表面上沉积厚度是150nm至300nm的氧化硅膜或氮化硅膜。现在参考图34，通过RIE在栅叠层的边缘形成栅侧壁隔片膜12。然后，通过在多晶硅栅电极11上涂光刻胶并通过光刻图案化光刻胶来形成离子注入掩模37。然后，通过在高能下注入硼离子、通过用氧等离子体灰化去除光刻胶并通过退火以活化注入的硼离子，在n+型发射区13下形成p+型埋置低电阻区14b。
现在参考图35，在整个晶片表面上沉积由高温CVD氧化物(HTO)和BPSG氧化硅膜形成的层间绝缘膜17。穿过层间绝缘膜17打开接触孔。形成发射极阻挡层16和发射电极15。最后，通过形成集电电极18完成了图1所示的IGBT。如果如图5所示缩短多晶栅电极11，则在形成栅叠层时图案化多晶硅栅电极11是有效的。如果预期的话可省略形成栅侧壁隔片膜12的步骤和形成p+型埋置低电阻区14b的步骤。根据第一实施例的IGBT可通过除根据第十四实施例的制造方法外的方法来制造。
通过根据本发明的第十四实施例的制造方法以低制造成本制造了具有部分SOI结构的半导体器件。因此，获得了具有部分SOI结构的便宜的半导体器件。如果利用将作为n+型漏层1b的n型半导体衬底来替代p型半导体衬底，则可通过根据第十四实施例的制造方法来制造根据第七实施例的MOSFET。根据第十四实施例的制造方法不仅适用于制造根据第一实施例的IGBT和根据第七实施例的MOSFET，而且适用于制造具有平面栅结构的根据第二实施例的IGBT和根据第八实施例的MOSFET。
第十五实施例
根据本发明的第十五实施例的制造方法适用于例如制造根据第三实施例的半导体器件。图36至图40是半导体器件在其通过根据第十五实施例的制造方法的制造期间的横截面图。首先，通过图22至图27所述的步骤在将作为p+型集电层1a的衬底上形成n型缓冲层2、n-型漂移层3、p型区4、埋置绝缘区5、第二n型区6和第一n型区7。然后，通过熟知的晶片抛光方法中的任一种来抛光第一n型区7以提供具有期望厚度和表面光滑度的第一n型区7。
尽管未示出，但通过在其中形成与IGBT集成在同一半导体衬底衬底上的低压控制器件的区域中执行类似于图30至图32所述的步骤来形成用于介电分离低压控制器件(例如，图21所示的低压横向NMOS晶体管300)的沟槽分离结构。在该情况下，沟槽分离结构不在形成IGBT的区域中形成。
现在参考图36，在晶片表面上形成LOCOS氧化物膜9，然后在晶片表面上形成用于离子注入的屏蔽氧化物膜41。然后，通过在屏蔽氧化物膜41上涂光刻胶并通过光刻图案化光刻胶来形成离子注入掩模。尽管图36中未描述，但离子注入掩模覆盖其中将形成低压控制器件的区域。然后，注入硼离子。
现在参考图37，通过氧等离子体灰化来去除光刻胶，并用H2SO4+H2O2清洗晶片。然后，通过快速热工艺(RTP)来退火晶片。现在参考图38，在晶片表面上沉积硅HTO膜42，然后通过光刻和RIE图案化硅HTO膜42来形成用于沟槽蚀刻的硬掩模。接着，通过RIE形成向下至埋置绝缘区5的沟槽。
以与根据第十四实施例相同的方式形成沟槽，使得沟槽围绕其中通过上述的横向选择性外延生长从埋置绝缘区5的两边缘生长的硅层彼此联结的边界区域。在形成沟槽后，进行牺牲氧化的步骤和驱动的步骤，以形成p型主体区8。现在参考图39，通过湿法蚀刻去除硅HTO膜42。在进行牺牲氧化后，在沟槽侧壁上形成栅氧化物膜10。然后，沉积多晶硅以填充沟槽，并通过深蚀刻沉积的多晶硅来形成多晶栅电极11。
现在参考图40，通过光刻和离子注入在p型主体区8中形成n+型发射区13和p+型主体接触区14a。在通过氧等离子体灰化去除光刻胶并清洗晶片后，进行退火以活化注入的离子。然后，在整个晶片表面上沉积由HTO和BPSG氧化硅膜形成的层间绝缘膜17。穿过层间绝缘膜17打开接触孔。形成发射极阻挡层16和发射电极15。最后，通过形成集电电极18来完成图8所示的IGBT。根据第三实施例的IGBT可通过除根据第十五实施例的制造方法外的方法来制造。
通过根据本发明的第十五实施例的制造方法以低制造成本制造了具有部分SOI结构的半导体器件。因此，获得了具有部分SOI结构的便宜的半导体器件。如果利用将作为n+型漏层1b的n型半导体衬底来代替p型半导体衬底，则可通过根据第十五实施例的制造方法来制造根据第九实施例的MOSFET。根据第十五实施例的制造方法不仅适用于制造根据第三实施例和第九实施例的半导体器件，而且适用于制造具有沟槽栅结构的半导体器件。
第十六实施例
根据本发明的第十六实施例的制造方法适用于例如制造根据第六实施例的半导体器件。图41至图47是半导体器件在其通过根据第十六实施例的制造方法的制造期间的横截面图。现在参考图41，通过在将作为p+型集电层1a的半导体衬底上生长n型缓冲层2、通过在n型缓冲层2上生长n-型漂移层3、并通过在n-型漂移层3中形成埋置绝缘区5来制造衬底。埋置绝缘区5的厚度是0.1至0.2μm。埋置绝缘区5上的硅层的厚度是0.1至7μm。
现在参考图42，在晶片表面上形成用于离子注入的屏蔽氧化物膜，通过光刻图案化晶片，并通过注入硼离子来形成将作为p型主体区8的p型区51和52。在去除光刻胶后，通过光刻再次图案化晶片，通过注入磷离子来形成第一n型区7，然后去除光刻胶。现在参考图43，热驱动p型主体区8，使得p型区4可在埋置绝缘区5下形成。
现在参考图44，LOCOS氧化物膜9在晶片表面上形成。在牺牲氧化后形成栅氧化物膜10。后面的步骤与根据第十四实施例的步骤相同。现在参考图45，通过在晶片表面上沉积掺杂的多晶硅来形成多晶硅栅电极11。通过光刻和离子注入来形成n+型发射区13和p+型主体接触区14a。现在参考图46，形成栅侧壁隔片膜12。进行光刻过程并在高能下注入硼离子。
现在参考图47，通过退火活化注入的硼离子，以在n+型发射区13下形成p+型埋置低电阻区14b。然后，在整个晶片表面上沉积层间氧化物膜17(HTO+BPSG氧化硅膜)。然后，穿过层间绝缘膜17打开接触孔，并形成发射极阻挡层16和发射电极15。最后，形成集电电极18。因此，完成了图14所示的IGBT。
在形成栅叠层期间，可以不缩短多晶硅栅电极11以形成图13所示的结构。如果预期的话可省略形成栅侧壁隔片膜12的步骤和形成p+型埋置低电阻区14b的步骤。可通过除根据第十六实施例的制造方法外的其它方法来制造根据第六实施例的IGBT。
以下将描述用于制造图41所示的衬底的方法中的一种。首先，通过在将作为p+型集电层1a的半导体衬底上的外延生长来生长n型缓冲层2和n-型漂移层3。准备另一n型晶片并在该n型晶片上形成将作为埋置绝缘区5的氧化物膜。接着，通过将包括n-型漂移层3的半导体衬底和其上具有氧化物膜的n型晶片接合，使得n-型漂移层3的表面和氧化物膜的表面接合在一起，来制造接合的SOI晶片。在通过抛光n型晶片侧减薄接合的SOI晶片后，形成穿过一部分氧化物膜的沟槽并通过选择性外延生长来用n型半导体填充沟槽。
或者，按以下方式制造图41所示的衬底。首先，通过在将作为p+型集电层1a的半导体衬底上的外延生长来生长n型缓冲层2和n-型漂移层3。然后，在n-型漂移层3上形成氧化物掩模。埋置绝缘区5通过氧等离子体注入和随后的热处理来形成。在去除氧化物膜掩模后，通过在整个晶片表面上进行的外延生长来在埋置绝缘区5上沉积具有期望厚度的硅。
通过根据本发明的第十六实施例的制造方法以低制造成本制造了具有部分SOI结构的半导体器件。因此，获得了具有部分SOI结构的便宜的半导体器件。如果利用将作为n+型漏层1b的n型半导体衬底来替代p型半导体衬底，则可通过根据第十六实施例的制造方法来制造根据第十二实施例的MOSFET。
第十七实施例
根据本发明的第十七实施例的制造方法适用于制造一种用于制造例如根据第二实施例的薄膜器件的衬底，其第一n型区7的厚度是1μm或更小。图48至图50是半导体器件在其通过根据第十七实施例的制造方法的制造期间的横截面图。现在参考图48，通过在将作为p+型集电层1a或n+型漏层1b的半导体衬底(未示出)上生长n型缓冲层2(未示出)和n-型漂移层3(未示出)来准备外延衬底61。
然后，在外延衬底61中的n-型漂移层3上沉积或生长与第一n型区7的厚度相同的氧化物膜62，并图案化氧化物膜62。然后，沉积或生长将作为埋置绝缘区5的氧化物膜。然后，图案化氧化物膜，并打开用于生长第二n型区6的窗口。现在参考图49，进行选择性外延生长以形成第二n型区6。随后，进行横向外延生长以形成将作为第一n型区7的半导体层，使得半导体层比氧化物膜62厚。
现在参考图50，通过熟知的衬底抛光法之一抛光将作为第一n型区7的半导体层，直到暴露出氧化物膜62。氧化物膜62用作用于停止抛光的抛光停止层或用作用于检测抛光终点的检测器层。根据第十七实施例的制造方法便于形成薄且厚度均匀的n型区7。因此，利用通过根据第十七实施例的方法制造的衬底通过根据第十四实施例的方法制造了与根据第二实施例的器件相同的薄膜器件。
第十八实施例
根据本发明的第十八实施例制造方法是用于制造一种用于制造根据第四实施例、第五实施例、第十实施例或第十一实施例的其p型区4与第二n型区6接触的半导体器件的衬底的方法之一。图51至58是半导体器件在其通过根据第十八实施例的制造方法的制造期间的横截面图。现在参考图51，通过外延生长在将作为p+型集电层1a(或n+型漏层1b)的半导体衬底上生长缓冲层2和n-型漂移层3。
然后，在n-型漂移层3上形成用于离子注入的屏蔽氧化物膜71。现在参考图52，通过光刻工艺和硼离子注入在n-型漂移层3的表面中形成p型区4。然后，在p型区4的表面中形成薄的热氧化膜(未示出)。用于将p型区4的扩散限制到其最小值的热氧化物膜被形成得尽可能薄。此外，如图53所示地准备将作为第一n型区7的其它n型晶片。现在参考图54，通过在n型晶片的表面上热氧化或在n型晶片上沉积来形成将作为埋置绝缘区5的氧化物膜。
现在参考图55，接合图52所示的晶片和图54所示的晶片，使得p型区4和埋置绝缘区5彼此接触。氧化物膜被设置在两晶片上，使得器件的接合边界中的缺陷不会产生有害影响。然后，通过熟知的衬底抛光法之一来抛光第一n型区7，直到第一n型区7具有预定的厚度。现在参考图56，在第一n型区7的抛光表面上逐层层叠氧化硅膜72、多晶硅膜73和氧化硅膜74以形成复合硬掩模。用于沟槽蚀刻的硬掩模通过光刻和RIE图案化该复合硬掩模来形成。
现在参考图57，通过RIE形成穿过第一n型区7、埋置绝缘区5和p型区4向下至n-型漂移层3的沟槽，使得n-型漂移层3被部分去除。然后，由沟槽蚀刻引起的损坏通过牺牲氧化来去除。现在参考图58，沟槽的下半部分通过选择性外延生长用第二n型区6来填充。继续外延生长，直到沟槽的上半部分用第一n型区7填充至晶片表面。然后，晶片表面上的氧化物膜通过湿法蚀刻来去除。
可通过除根据第十八实施例的制造方法外的其它制造方法来制造根据第四实施例、第五实施例、第十实施例或第十一实施例的半导体器件。可通过根据第十八实施例的制造方法来制造根据第一实施例、第二实施例、第三实施例、第七实施例、第八实施例或第九实施例的半导体器件。
尽管已结合其实施例描述了本发明，但本领域的技术人员可以清楚在不背离本发明的真正精神的情况下的改变和修改。例如，对于各实施例所述的尺寸和浓度是示例性的。尽管在根据本发明的实施例的任一个的半导体器件中第一导电类型是n型而第二导电类型是p型，但本发明同样适用于其中第一导电类型是p型而第二导电类型是n型的半导体器件。
工业实用性
如上所述，根据本发明的半导体器件和制造方法可用于获得通过集成双极晶体管和垂直MOS(金属氧化物膜半导体结构)晶体管来形成的智能功率器件，它表现出低导通电阻、低导通电压、极好的热性质和高短路承受能力，并对控制部分中的低压器件的寄生影响较小。特别地，根据本发明的半导体器件和制造方法适用于获得用于汽车点火系统的开关器件。

Claims (17)

1.一种半导体器件，包括：
第一导电类型的漂移层；
所述漂移层上的第一导电类型的第一区，所述第一区的电阻率低于所述漂移层的电阻率；
局部设置在所述第一区和所述漂移层之间的埋置绝缘区；
所述埋置绝缘区和所述漂移区之间的第二导电类型的区域，所述第二导电类型的区域与所述漂移层接触，其中所述第二导电类型的区域是浮置区；
与所述第一区接触的第二导电类型的主体区；
所述主体区中的第一导电类型的低电阻区；
所述主体区中的第二导电类型的接触区；
电连接到所述接触区和所述低电阻区的正面电极；
所述主体区的位于所述第一区和所述低电阻区之间的那部分上的栅绝缘膜；以及
与所述主体区相对的一侧上的栅电极，且所述栅绝缘膜置于该栅电极与所述主体区之间。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括局部设置在所述第一区和所述漂移层之间的第一导电类型的第二区，所述第二区的电阻率低于所述第一区的电阻率。
3.如权利要求1或2所述的半导体器件，其特征在于，所述半导体器件包括沟槽栅结构，所述沟槽栅结构包括向下延伸至所述埋置绝缘区的沟槽，且所述沟槽包括置于其中的所述栅绝缘膜和所述栅电极。
4.如权利要求1或2所述的半导体器件，其特征在于，所述半导体器件包括平面栅结构，所述平面栅结构包括设置在所述主体区上的所述栅绝缘膜和所述栅电极。
5.如权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括设置在所述第二导电类型的主体区中的所述第一导电类型的低电阻区之下的第二导电类型的埋置低电阻区。
6.如权利要求1、2和5中任一项所述的半导体器件，其特征在于，所述主体区与所述埋置绝缘区接触。
7.如权利要求4所述的半导体器件，其特征在于，所述主体区与所述埋置绝缘区接触。
8.如权利要求1、2和5中任一项所述的半导体器件，其特征在于，所述主体区在所述埋置绝缘区上。
9.如权利要求3所述的半导体器件，其特征在于，所述主体区在所述埋置绝缘区上。
10.如权利要求4所述的半导体器件，其特征在于，所述主体区在所述埋置绝缘区上。
11.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括在所述漂移层的与所述第一区相对的一侧上的第二导电类型的低电阻层以及电连接到所述第二导电类型的低电阻层的背面电极。
12.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括在所述漂移层的与所述第一区相对的一侧上的第一导电类型的低电阻层以及电连接到所述第一导电类型的低电阻层的背面电极。
13.一种半导体器件的制造方法，所述方法包括以下步骤：
在第一导电类型的漂移层的表面中形成第二导电类型的区域；
在所述漂移层和所述第二导电类型的区域上形成将构成埋置绝缘区的氧化物膜；
去除所述氧化物膜的一部分，由此暴露所述漂移层的一部分；
通过外延生长从所述漂移层的暴露的表面生长第一导电类型的半导体，由此用所述第一导电类型的半导体填充所述氧化物膜的被除去部分，并通过外延生长沿所述氧化物膜横向生长所述第一导电类型的半导体，由此用所述第一导电类型的半导体层覆盖所述氧化物膜；
抛光通过外延生长在所述氧化物膜上生长的半导体层，使得所述半导体层具有预定的厚度；以及
在所述抛光的半导体层上形成用于所述半导体器件的表面结构。
14.一种半导体器件的制造方法，所述方法包括以下步骤：
准备包括第一导电类型的漂移层、所述漂移层上的第二导电类型的区域以及位于所述第二导电类型的区域上的将构成埋置绝缘区的第一氧化物膜的第一晶片；
准备包括第一导电类型的半导体层以及所述半导体层的表面中的将构成埋置绝缘区的第二氧化物膜的第一导电类型的第二晶片；
接合所述第一晶片和所述第二晶片，使得所述第一氧化物膜和所述第二氧化物膜互相接触；
抛光所述半导体层，使得所述半导体层具有预定的厚度；
形成从所述抛光的半导体层的表面穿过所述埋置绝缘区向下至所述漂移层的沟槽，由此在所述沟槽的底部中部分地暴露所述漂移层；
通过外延生长从所述漂移层的暴露的表面生长第一导电类型的半导体，由此用所述第一导电类型的半导体填充所述沟槽至所述抛光的半导体层的表面；以及
在所述半导体层中除用所述第一导电类型的半导体填充的所述沟槽外的部分上形成用于所述半导体器件的表面结构。
15.如权利要求13所述的方法，其特征在于，所述形成表面结构的步骤还包括形成从所述抛光的半导体层的表面向下至所述氧化物膜的沟槽，使得所述沟槽中包括结部分，由此去除所述半导体层的结部分的步骤，在所述结部分中，通过外延生长从去除了所述氧化物膜的不同区域横向生长的所述第一导电类型的半导体层相遇并彼此联结。
16.如权利要求15所述的方法，其特征在于，所述方法还包括用氧化硅膜和多晶硅填充所述沟槽，由此形成沟槽分离结构。
17.如权利要求15所述的方法，其特征在于，所述方法还包括用栅绝缘膜和栅电极填充所述沟槽，由此形成沟槽栅结构。
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