JPH09153609A - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH09153609A JPH09153609A JP7311268A JP31126895A JPH09153609A JP H09153609 A JPH09153609 A JP H09153609A JP 7311268 A JP7311268 A JP 7311268A JP 31126895 A JP31126895 A JP 31126895A JP H09153609 A JPH09153609 A JP H09153609A
- Authority
- JP
- Japan
- Prior art keywords
- base region
- region
- film
- effect transistor
- parasitic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 230000001939 inductive effect Effects 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000002513 implantation Methods 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】縦型絶縁ゲート電界効果トランジスタが、イン
ダクタンスを持った負荷からの逆電圧によるブレークダ
ウンが生じ、寄生トランジスタがオンした際の過大な電
流が流れることを抑制する。 【解決手段】ベース領域３の底面に接するように埋込酸
化シリコン膜１２を設ける。これにより、誘導性負荷に
よる寄生トランジスタの電流をｈＦＥの低い領域に流れ
るようにすることが出来、過大な電流が流れるのを防ぎ
破壊耐量が向上する。
ダクタンスを持った負荷からの逆電圧によるブレークダ
ウンが生じ、寄生トランジスタがオンした際の過大な電
流が流れることを抑制する。 【解決手段】ベース領域３の底面に接するように埋込酸
化シリコン膜１２を設ける。これにより、誘導性負荷に
よる寄生トランジスタの電流をｈＦＥの低い領域に流れ
るようにすることが出来、過大な電流が流れるのを防ぎ
破壊耐量が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は大電力ＦＥＴに関
し、特に縦型絶縁ゲート電界効果トランジスタ（縦型Ｉ
ＧＦＥＴ）に関する。
し、特に縦型絶縁ゲート電界効果トランジスタ（縦型Ｉ
ＧＦＥＴ）に関する。
【０００２】
【従来の技術】大電力ＦＥＴである縦型ＩＧＦＥＴは、
複数のセルトランジスタがドレイン電極及びゲート電極
を共通として半導体基板に並列に形成されている。ゲー
ト電極は、所望の形状の多角形（例えば正方形）からな
る開口窓が規則的に配列された導電体膜からなり、網目
形状をなす。図３にセルトランジスタを示す。すなわ
ち、従来の縦型ＩＧＦＥＴは、Ｎ+ 型シリコン層１にＮ
- 型エピタキシャル層２を積層したＮ型の半導体基板で
なるドレイン領域と、Ｎ- 型エピタキシャル層２の表面
部に形成されたＰ型のベース領域３と、ベース領域３の
表面部に形成されたＮ+ 型のソース領域４と、ソース領
域４とドレイン領域（２）との間のベース領域３の表面
にゲート酸化膜５を介して形成されたゲート電極６とを
有するというものである。
複数のセルトランジスタがドレイン電極及びゲート電極
を共通として半導体基板に並列に形成されている。ゲー
ト電極は、所望の形状の多角形（例えば正方形）からな
る開口窓が規則的に配列された導電体膜からなり、網目
形状をなす。図３にセルトランジスタを示す。すなわ
ち、従来の縦型ＩＧＦＥＴは、Ｎ+ 型シリコン層１にＮ
- 型エピタキシャル層２を積層したＮ型の半導体基板で
なるドレイン領域と、Ｎ- 型エピタキシャル層２の表面
部に形成されたＰ型のベース領域３と、ベース領域３の
表面部に形成されたＮ+ 型のソース領域４と、ソース領
域４とドレイン領域（２）との間のベース領域３の表面
にゲート酸化膜５を介して形成されたゲート電極６とを
有するというものである。
【０００３】この縦型ＩＧＦＥＴには、ソース領域４を
エミッタ領域，ベース領域３をベース領域，ドレイン領
域（２，１）をコレクタ領域とするＮＰＮバイポーラ寄
生トランジスタＱが存在する。
エミッタ領域，ベース領域３をベース領域，ドレイン領
域（２，１）をコレクタ領域とするＮＰＮバイポーラ寄
生トランジスタＱが存在する。
【０００４】
【発明が解決しようとする課題】上述した従来の縦型Ｉ
ＧＦＥＴは、高耐圧でかつ大電流が流せる特徴がある
為、モータ駆動などの大電流スイッチ等に用いられるこ
とが多い。又、モータ駆動などのスイッチング動作は図
４に示すようにコイルＬが負荷となることが多く、コイ
ルＬに発生する逆起電力により、前述した寄生トランジ
スタＱが動作し、ＩＧＦＥＴを破壊するに至ることがあ
った。この破壊は、誘電性負荷をスイッチンク動作させ
たいとき生ずる電圧，電流の急激な変化により、寄生ト
ランジスタのベース領域に電流が流れてベース電位が上
がる。その為寄生トランジスタが動作し、部分的に過大
な電流が流れる為である。又、寄生トランジスタを動作
させないようにするには、ベース領域の濃度を上げ、ベ
ース抵抗を下げることで対策できるが、そうするとチャ
ネルの濃度も上がるためしきい電圧ＶＴも上がってしま
うなど問題がある。
ＧＦＥＴは、高耐圧でかつ大電流が流せる特徴がある
為、モータ駆動などの大電流スイッチ等に用いられるこ
とが多い。又、モータ駆動などのスイッチング動作は図
４に示すようにコイルＬが負荷となることが多く、コイ
ルＬに発生する逆起電力により、前述した寄生トランジ
スタＱが動作し、ＩＧＦＥＴを破壊するに至ることがあ
った。この破壊は、誘電性負荷をスイッチンク動作させ
たいとき生ずる電圧，電流の急激な変化により、寄生ト
ランジスタのベース領域に電流が流れてベース電位が上
がる。その為寄生トランジスタが動作し、部分的に過大
な電流が流れる為である。又、寄生トランジスタを動作
させないようにするには、ベース領域の濃度を上げ、ベ
ース抵抗を下げることで対策できるが、そうするとチャ
ネルの濃度も上がるためしきい電圧ＶＴも上がってしま
うなど問題がある。
【０００５】従って本発明の目的は、このような問題を
伴なうことなく、誘導性負荷駆動時の破壊耐量の改善可
能な縦型絶縁ゲート電界効果トランジスタを提供するこ
とにある。
伴なうことなく、誘導性負荷駆動時の破壊耐量の改善可
能な縦型絶縁ゲート電界効果トランジスタを提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の縦型絶縁ゲート
電界効果トランジスタは、高濃度第１導電型半導体層に
低濃度第１導電型導体層を積層した第１導電型の半導体
基板でなるドレイン領域と、前記低濃度第１導電型半導
体層の表面部に形成された第２導電型のベース領域と、
前記ベース領域の表面部に形成された第１導電型のソー
ス領域と、前記ソース領域とドレイン領域との間のベー
ス領域の表面にゲート絶縁膜を介して形成されたゲート
電極とを有する縦型絶縁ゲート電界効果トランジスタに
おいて、前記ベース領域の底面に接して埋込絶縁膜が設
けられているというものである。
電界効果トランジスタは、高濃度第１導電型半導体層に
低濃度第１導電型導体層を積層した第１導電型の半導体
基板でなるドレイン領域と、前記低濃度第１導電型半導
体層の表面部に形成された第２導電型のベース領域と、
前記ベース領域の表面部に形成された第１導電型のソー
ス領域と、前記ソース領域とドレイン領域との間のベー
ス領域の表面にゲート絶縁膜を介して形成されたゲート
電極とを有する縦型絶縁ゲート電界効果トランジスタに
おいて、前記ベース領域の底面に接して埋込絶縁膜が設
けられているというものである。
【０００７】ここで、埋込絶縁膜は酸化シリコン膜、窒
化シリコン膜又は酸窒化シリコン膜のいずれかとするこ
とができる。
化シリコン膜又は酸窒化シリコン膜のいずれかとするこ
とができる。
【０００８】
【発明の実施の形態】図１は、本発明の一実施の形態を
示す断面図である。
示す断面図である。
【０００９】この実施の形態はＮ+ 型シリコン層１にＮ
- 型エピタキシャル層２を積層したＮ型の半導体基板で
なるドレイン領域と、Ｎ- 型エピタキシャル層２の表面
部に形成されたＰ型のベース領域３と、ベース領域３の
表面部に形成されたＮ+ 型のソース領域４と、ソース領
域３とドレイン領域（２）との間のベース領域３の表面
にゲート酸化膜５を介して形成されたゲート電極６とを
有する縦型ＩＧＦＥＴにおいて、ベース領域３の底面に
接して埋込酸化シリコン膜１２が設けられているという
ものである。
- 型エピタキシャル層２を積層したＮ型の半導体基板で
なるドレイン領域と、Ｎ- 型エピタキシャル層２の表面
部に形成されたＰ型のベース領域３と、ベース領域３の
表面部に形成されたＮ+ 型のソース領域４と、ソース領
域３とドレイン領域（２）との間のベース領域３の表面
にゲート酸化膜５を介して形成されたゲート電極６とを
有する縦型ＩＧＦＥＴにおいて、ベース領域３の底面に
接して埋込酸化シリコン膜１２が設けられているという
ものである。
【００１０】次に、本実施の形態の製造方法について説
明する。
明する。
【００１１】まず、図２（ａ）に示すように、抵抗率が
０．０１〜０．０２Ωｍ程度のＮ+型半導体シリコン層
１の表面に抵抗率が１〜１０Ωｃｍ、厚さが５〜１０μ
ｍ程度のＮ- 型エピタキシャル層２を堆積したＮ型の半
導体基板を準備する。
０．０１〜０．０２Ωｍ程度のＮ+型半導体シリコン層
１の表面に抵抗率が１〜１０Ωｃｍ、厚さが５〜１０μ
ｍ程度のＮ- 型エピタキシャル層２を堆積したＮ型の半
導体基板を準備する。
【００１２】次に、厚さ２μｍ程度の酸化シリコン膜を
ＣＶＤ法で堆積し、パターニングして例えば格子状のマ
スク１３を形成する。次に、16Ｏ+ を加速電圧１Ｍｅ
Ｖ，ドーズ量１．２×１０18ｃｍ-2の条件で、マスク１
３で覆われていないＮ- 型エピタキシャル層２に注入
し、次に、Ｎ2 雰囲気中で１１５０℃，２時間の熱処理
を行なう。これにより、図２（ｂ）に示すように、深さ
２．３μｍ程度の所に埋込酸化シリコン膜１２が形成さ
れる。次にマスク１３を除去し、厚さ３０〜５０ｎｍの
ゲート酸化膜５を形成し、厚さ５００〜６００ｍｍの多
結晶シリコン膜を形成し、パターニングしてゲート電極
６を形成する。次に、ゲート電極６をマスクとして、11
Ｂ+ を加速電圧５０ｋｅＶ，ドーズ量５×１０13〜７×
１０14ｃｍ-2の条件で注入し、Ｎ2 雰囲気中で１１４０
℃，９０〜１００分の熱処理を行なうことによりベース
領域３を形成する。次に、ベース領域３上に開孔１５を
有するフォトレジスト膜１４を形成し、11Ｂ+ を注入し
て、図２（ｄ）に示す、ボロン注入領域１６を形成す
る。次に、フォトレジスト膜１４を除去し、ボロン注入
領域１６上にフォトレジスト膜１７を形成し、31Ｐ+ を
加速電圧５０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件
で注入し、フォトレジスト膜１７を除去し、１０００
℃，３０分程度の熱処理を行ない、図１に示すソース領
域４を形成する。ボロン注入領域１６はＰ+ 型ベースコ
ンタクト領域７となる。次に、層間絶縁膜８を堆積し、
コンタクト孔を設け、ソース電極９（厚さ２μｍのＡｌ
膜）、カバー絶縁膜１０、ドレイン電極１１（ＡｕＳｂ
膜，Ａｕ膜等）を形成する。
ＣＶＤ法で堆積し、パターニングして例えば格子状のマ
スク１３を形成する。次に、16Ｏ+ を加速電圧１Ｍｅ
Ｖ，ドーズ量１．２×１０18ｃｍ-2の条件で、マスク１
３で覆われていないＮ- 型エピタキシャル層２に注入
し、次に、Ｎ2 雰囲気中で１１５０℃，２時間の熱処理
を行なう。これにより、図２（ｂ）に示すように、深さ
２．３μｍ程度の所に埋込酸化シリコン膜１２が形成さ
れる。次にマスク１３を除去し、厚さ３０〜５０ｎｍの
ゲート酸化膜５を形成し、厚さ５００〜６００ｍｍの多
結晶シリコン膜を形成し、パターニングしてゲート電極
６を形成する。次に、ゲート電極６をマスクとして、11
Ｂ+ を加速電圧５０ｋｅＶ，ドーズ量５×１０13〜７×
１０14ｃｍ-2の条件で注入し、Ｎ2 雰囲気中で１１４０
℃，９０〜１００分の熱処理を行なうことによりベース
領域３を形成する。次に、ベース領域３上に開孔１５を
有するフォトレジスト膜１４を形成し、11Ｂ+ を注入し
て、図２（ｄ）に示す、ボロン注入領域１６を形成す
る。次に、フォトレジスト膜１４を除去し、ボロン注入
領域１６上にフォトレジスト膜１７を形成し、31Ｐ+ を
加速電圧５０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件
で注入し、フォトレジスト膜１７を除去し、１０００
℃，３０分程度の熱処理を行ない、図１に示すソース領
域４を形成する。ボロン注入領域１６はＰ+ 型ベースコ
ンタクト領域７となる。次に、層間絶縁膜８を堆積し、
コンタクト孔を設け、ソース電極９（厚さ２μｍのＡｌ
膜）、カバー絶縁膜１０、ドレイン電極１１（ＡｕＳｂ
膜，Ａｕ膜等）を形成する。
【００１３】ベース領域３の底面は埋込酸化シリコン膜
１２に接している。従って、ソース領域４，ベース領域
３及びＮ- 型エピタキシャル層２でなる寄生ＮＰＮバイ
ポーラトランジスタのベース領域３及びＮ- 型エピタキ
シャル層２でなる寄生ＮＰＮバイポーラトランジスタの
ベース面積が小さくなり、ＩＧＦＥＴのベース領域３の
底面を通る電流経路がないので、寄生ＮＰＮバイポーラ
トランジスタの電流増幅率ｈＦＥが小さくなる。なお、
ベース領域３の濃度は表面（ゲート酸化膜５と接してい
る）近傍で濃く、それより深さ方向にかけて薄くなって
いるので、寄生ＮＰＮバイポーラトランジスタのベース
領域は、比較的濃度の高い部分が有効となり（濃度の低
い部分は埋込酸化シリコン膜１２によりほぼ無効になっ
ている）、その点からいってもｈＦＥは小さくなる。そ
の結果、誘導性負荷を駆動するときの破壊耐量は４０％
程度向上させることができた。なお、ベース−ドレイン
接合のブレークダウンは曲率の小さいところへの電界集
中により起る。本実施の形態は、埋込酸化シリコン膜１
２が、ベース領域３形成時の拡散ストッパとして働くの
で、押込拡散時にベース領域３の底面が埋込酸化シリコ
ン膜１２に接したところで中止せず、なお続行すること
により、ＰＮ接合の曲率を大きくすることができる。従
って、ブレークダウン電圧を高くすることができる。そ
の場合、ベース領域の表面部の不純物濃度は同じにし
て、埋込酸化シリコン膜１２近傍の濃度を従来例より高
くすることができ、寄生バイポーラトランジスタのベー
ス濃度を高くできるので電流増幅率を一層低くできる。
１２に接している。従って、ソース領域４，ベース領域
３及びＮ- 型エピタキシャル層２でなる寄生ＮＰＮバイ
ポーラトランジスタのベース領域３及びＮ- 型エピタキ
シャル層２でなる寄生ＮＰＮバイポーラトランジスタの
ベース面積が小さくなり、ＩＧＦＥＴのベース領域３の
底面を通る電流経路がないので、寄生ＮＰＮバイポーラ
トランジスタの電流増幅率ｈＦＥが小さくなる。なお、
ベース領域３の濃度は表面（ゲート酸化膜５と接してい
る）近傍で濃く、それより深さ方向にかけて薄くなって
いるので、寄生ＮＰＮバイポーラトランジスタのベース
領域は、比較的濃度の高い部分が有効となり（濃度の低
い部分は埋込酸化シリコン膜１２によりほぼ無効になっ
ている）、その点からいってもｈＦＥは小さくなる。そ
の結果、誘導性負荷を駆動するときの破壊耐量は４０％
程度向上させることができた。なお、ベース−ドレイン
接合のブレークダウンは曲率の小さいところへの電界集
中により起る。本実施の形態は、埋込酸化シリコン膜１
２が、ベース領域３形成時の拡散ストッパとして働くの
で、押込拡散時にベース領域３の底面が埋込酸化シリコ
ン膜１２に接したところで中止せず、なお続行すること
により、ＰＮ接合の曲率を大きくすることができる。従
って、ブレークダウン電圧を高くすることができる。そ
の場合、ベース領域の表面部の不純物濃度は同じにし
て、埋込酸化シリコン膜１２近傍の濃度を従来例より高
くすることができ、寄生バイポーラトランジスタのベー
ス濃度を高くできるので電流増幅率を一層低くできる。
【００１４】以上、埋込絶縁膜として酸化シリコン膜を
使用する例について説明したが、酸素イオンの代りに窒
素イオンを注入することより窒化シリコン膜を形成して
もよいし、酸素イオン及び窒素イオンの双方を注入する
ことにより酸窒化シリコン膜を形成することもできるこ
とは改めて詳細に説明するまでもなく明らかなことであ
る。
使用する例について説明したが、酸素イオンの代りに窒
素イオンを注入することより窒化シリコン膜を形成して
もよいし、酸素イオン及び窒素イオンの双方を注入する
ことにより酸窒化シリコン膜を形成することもできるこ
とは改めて詳細に説明するまでもなく明らかなことであ
る。
【００１５】
【発明の効果】以上説明したように本発明の縦型絶縁ゲ
ート電界効果トランジスタは、ベース領域の底面に接し
て埋込絶縁膜を有しているため、寄生バイポーラトラン
ジスタの電流増幅率が小さくなり、インダクタンスをも
った負荷からの逆電圧によるブレークダウンが生じ寄生
トランジスタが動作しても、過大な電流を抑制できるた
め熱的破壊を抑制出来る。
ート電界効果トランジスタは、ベース領域の底面に接し
て埋込絶縁膜を有しているため、寄生バイポーラトラン
ジスタの電流増幅率が小さくなり、インダクタンスをも
った負荷からの逆電圧によるブレークダウンが生じ寄生
トランジスタが動作しても、過大な電流を抑制できるた
め熱的破壊を抑制出来る。
【図１】本発明の一実施の形態を示す断面図である。
【図２】本発明の一実施の形態の製造方法について説明
するための（ａ）〜（ｄ）に図して示す工程順断面図で
ある。
するための（ａ）〜（ｄ）に図して示す工程順断面図で
ある。
【図３】従来例を示す断面図である。
【図４】誘導性負荷の駆動について説明するための回路
図である。
図である。
１ Ｎ+ 型シリコン層 ２ Ｎ- 型エピタキシャル層 ３ Ｐ型のベース領域 ４ Ｎ+ 型のソース領域 ５ ゲート酸化膜 ６ ゲート電極 ７ Ｐ+ 型ベースコンタクト領域 ８ 層間絶縁膜 ９ ソース電極 １０ カバー絶縁膜 １１ ドレイン電極 １２ 埋込酸化シリコン膜 １３ マスク（酸化シリコン膜） １４ フォトレジスト膜 １５ 開孔 １６ ボロン注入領域 １７ フォトレジスト膜
Claims (2)
- 【請求項１】 高濃度第１導電型半導体層に低濃度第１
導電型半導体層を積層した第１導電型の半導体基板でな
るドレイン領域と、前記低濃度第１導電型半導体層の表
面部に形成された第２導電型のベース領域と、前記ベー
ス領域の表面部に形成された第１導電型のソース領域
と、前記ソース領域とドレイン領域との間のベース領域
の表面にゲート絶縁膜を介して形成されたゲート電極と
を有する縦型絶縁ゲート電界効果トランジスタにおい
て、前記ベース領域の底面に接して埋込絶縁膜が設けら
れていることを特徴とする縦型絶縁ゲート電界効果トラ
ンジスタ。 - 【請求項２】 埋込絶縁膜が酸化シリコン膜、窒化シリ
コン膜又は酸窒化シリコン膜のいずれかである請求項１
記載の縦型絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311268A JPH09153609A (ja) | 1995-11-29 | 1995-11-29 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311268A JPH09153609A (ja) | 1995-11-29 | 1995-11-29 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153609A true JPH09153609A (ja) | 1997-06-10 |
Family
ID=18015097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311268A Pending JPH09153609A (ja) | 1995-11-29 | 1995-11-29 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153609A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| WO2006093309A1 (en) * | 2005-03-03 | 2006-09-08 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007043028A (ja) * | 2004-09-02 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010034579A (ja) * | 2001-09-07 | 2010-02-12 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| CN106960877A (zh) * | 2017-01-26 | 2017-07-18 | 电子科技大学 | 耐压功率mos器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555594A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | 縦型電界効果トランジスタ |
| JPH06334503A (ja) * | 1993-05-24 | 1994-12-02 | Nippondenso Co Ltd | 縦型ｍｉｓトランジスタ |
| JPH0897413A (ja) * | 1994-09-21 | 1996-04-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
-
1995
- 1995-11-29 JP JP7311268A patent/JPH09153609A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555594A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | 縦型電界効果トランジスタ |
| JPH06334503A (ja) * | 1993-05-24 | 1994-12-02 | Nippondenso Co Ltd | 縦型ｍｉｓトランジスタ |
| JPH0897413A (ja) * | 1994-09-21 | 1996-04-12 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034579A (ja) * | 2001-09-07 | 2010-02-12 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007043028A (ja) * | 2004-09-02 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2006093309A1 (en) * | 2005-03-03 | 2006-09-08 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2008532257A (ja) * | 2005-03-03 | 2008-08-14 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| CN106960877A (zh) * | 2017-01-26 | 2017-07-18 | 电子科技大学 | 耐压功率mos器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100423249B1 (ko) | 횡형 반도체장치 | |
| US6677622B2 (en) | Semiconductor device having insulated gate bipolar transistor with dielectric isolation structure | |
| JP4078081B2 (ja) | 自己絶縁されたダイオードの構造及びこのダイオードの構造を提供するための方法 | |
| US6392275B1 (en) | Semiconductor device with DMOS, BJT and CMOS structures | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JP2623850B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP2835216B2 (ja) | 半導体装置の製造方法 | |
| JPH1197680A (ja) | 高耐圧半導体装置 | |
| US8310006B2 (en) | Devices, structures, and methods using self-aligned resistive source extensions | |
| JPH06291311A (ja) | 高電圧トランジスタ | |
| JP2983110B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61156882A (ja) | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPH09139438A (ja) | 半導体装置およびその製造方法 | |
| JP2009194197A (ja) | 半導体装置及びその製造方法 | |
| WO2018000223A1 (zh) | 一种绝缘栅双极型晶体管结构及其制造方法 | |
| JPH09153609A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| JPH0786580A (ja) | 高耐圧半導体装置 | |
| CN116314335A (zh) | 一种沟槽型mosfet器件的制造方法 | |
| JPH0555594A (ja) | 縦型電界効果トランジスタ | |
| JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
| JP3904725B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01132167A (ja) | 半導体装置 | |
| JP3230504B2 (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH09260659A (ja) | 半導体素子およびその製造方法 | |
| JP2765132B2 (ja) | 縦型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |