JP2585331B2 - 高耐圧プレーナ素子 - Google Patents

高耐圧プレーナ素子

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JP2585331B2 JP62324481A JP32448187A JP2585331B2 JP 2585331 B2 JP2585331 B2 JP 2585331B2 JP 62324481 A JP62324481 A JP 62324481A JP 32448187 A JP32448187 A JP 32448187A JP 2585331 B2 JP2585331 B2 JP 2585331B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高耐圧プレーナ素子に関する。
（従来の技術） 高耐圧のプレーナ型pn接合ダイオードとして従来、高
抵抗のn-型Si層の表面にアノードとなる高不純物濃度の
p+型層が選択的に拡散形成され、このp+型層の周囲にこ
れに接して低不純物濃度のp-型層が拡散形成されたもの
が知られている。素子表面はSiO2膜で覆われる。この構
造では、p-型層の不純物総量を２×1012/cm2前後にする
ことにより、非常に高い逆耐圧が得られている。
ところがこの素子は、高い逆耐圧が得られるものの、
高温で逆バイアスを印加するBT試験を行なうとかなり大
きい耐圧劣化が観測される。これは素子表面を覆うSiO2
膜中の電荷特にプラスイオンの移動によるものと思われ
る。即ち、150℃程度の高温で逆バイアスを印加し続け
ると、空乏層によって生じる高電界によりSiO2膜中の電
荷が移動してこれが一部分に集中する。その結果この集
められた電荷に起因する電界によって素子表面近傍の空
乏層内の電界が増大する。またp+型層周囲に形成するp-
型層の不純物濃度をある程度高くしてオン抵抗を充分に
小さくしようとすると、大きい逆耐圧が得られなくな
る。これは、逆バイアス時、ドレイン側低濃度層が完全
空乏化せず、小さい曲率のpn接合湾曲部に電界が集中す
る結果が生じるからである。
高耐圧プレーナ素子として類似の構造を持つ横型MOSF
ETがある。これは、高抵抗半導体層にこれと逆導電型の
高濃度ドレインバッファ層が形成され、このバッファ層
の周囲に同じ導電型の低濃度層が形成され、この低濃度
層に対して所定距離をおいてソース層が形成され、ソー
ス層とドレイン側低濃度層間にゲート絶縁膜を介してゲ
ート電極が形成されたものである。この横型MOSFETで
は、前述のプレーナダイオードと同じように、ドレイン
側の低濃度層の不純物濃度をある程度高くすることによ
りオン抵抗が低くなるが、余りその不純物濃度を高くす
ると所望の高耐圧化が図られない。
（発明が解決しようとする問題点） 以上のように従来の高耐圧プレーナ素子は、素子表面
を覆う絶縁膜中の電荷に起因して耐圧が劣化する、オン
抵抗の低減と高耐圧化の両立が難しい、という問題があ
った。
本発明は、この様な問題を解決した高耐圧プレーナ素
子を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明に係る高耐圧プレーナ素子は、第１導電型の高
抵抗半導体層の表面に選択的に第２導電型の高不純物濃
度層が形成され、この高不純物濃度層に接してその周囲
に第２導電型の低不純物濃度層が形成された高耐圧プレ
ーナ素子において、前記高不純物濃度層からその周囲の
前記低不純物濃度層、更にその外側の前記高抵抗半導体
層にまたがってこれらの表面に、一端が前記高不純物濃
度層の電位に固定された高抵抗膜を配設し、かつ前記高
抵抗膜の少なくとも一部は高抵抗半導体層および前記低
不純物濃度層の表面に直接接することを特徴とする。こ
こで、高抵抗膜は好ましくは107Ωcm以上とする。
（作用） この様な構成とすれば、高不純物濃度層と高抵抗半導
体層間のpn接合に逆バイアスが印加された時、素子表面
の高抵抗膜の固定電位により素子内部の電界集中が緩和
される。そしてこの効果と、高不純物濃度層の周囲に低
不純物濃度層を設けることによる素子内部の電界集中緩
和の効果とが相まって、BT試験を行なっても逆耐圧の劣
化がない優れた高耐圧プレーナ素子が得られる。また高
抵抗膜により高耐圧化が図られる結果、低不純物濃度層
の不純物濃度をある程度高くして素子のオン抵抗を充分
低くすることが容易になる。また素子内部の電位分布は
高抵抗膜により固定され、その電位は素子表面に設けら
れる電極に影響されなくなる。この結果、電極形状や配
線に対する制約が軽減され、素子の大電流化や集積化が
容易になる。また、本発明では、前記高抵抗膜の少なく
とも一部が前記高抵抗半導体層および前記低不純物濃度
層の表面に直接接しているので、前記高抵抗膜が全く前
記二つの層の表面に接しない場合に比べて、寄生容量を
抑制でき、CR時定数を実質的にゼロにできる。これによ
り、素子をオフになるように制御してから実際に素子が
オフになるまでの時間（遅延時間）を短縮できる。した
がって、本発明によれば、素子の耐圧を越えた後に素子
がオフして、素子が破壊するという問題を防止できるよ
うになる。
（実施例） 以下、本発明の実施例を説明する。ただし、本発明
（特許請求の範囲）に係る高耐圧素子の実施例は、図
６、図８、図10、図12、図13に示したもの以外である。
第１図は一実施例のpn接合ダイオードの要部構造を示
す。高抵抗n-型Si層１の表面にアノードとなる高不純物
濃度のp+型層２が形成され、その周囲に低不純物濃度の
p-型層６が形成されている。p-型層６の表面から見た単
位面積当りの不純物総量は、1.5〜4.5×1012/cm2であ
る。p-型層６から所定距離離れた素子周辺にはn+型層９
が形成されており、p+型層２からn+型層９にまたがって
素子表面に直接接触するように高抵抗膜として半絶縁性
多結晶シリコン膜８が配設されている。この多結晶シリ
コン膜８は比抵抗107Ω・cm以上、好ましくは108〜1012
Ω・cmの高抵抗膜である。素子表面はSiO2膜７で覆わ
れ、これにコンタクトホールが開けられてアノード電極
３が形成されている。基板１の裏面には低抵抗のn+型層
４を介してカソード電極５が形成されている。
このpn接合ダイオードの具体的な製造プロセスは次の
通りである。n+型層４上にn-型層１が形成された基板か
ら出発する。まずn-型層１表面に１μｍ程度の厚いSiO2
膜を堆積し、PEPプロセスによってp+型層２を形成する
ための窓を開け、ボロンイオンを２×1015/cm2注入す
る。次に再度PEPプロセスにより窓を外側に90μｍ広く
し、ボロンイオンを今度は２×1012/cm2注入する。更に
PEPプロセスにより素子周辺部に窓を開け、レジストでp
+型層２およびp-型層６の領域を覆って、リンイオンを
５×1014/cm2注入する。この後窒素雰囲気中で1100℃,1
時間のアニールを行ない、更にN2:O2＝10:1の雰囲気中
で拡散を行なって、p+型層２の拡散深さが10μｍ程度に
なるようにする。この後、SiO2膜を除去して比抵抗107
Ω・cm以上の半絶縁性多結晶シリコン膜８を１μｍ程度
堆積し、これをp+型層２からn+型層９にまたがるように
残してパターニングして全面にCVDによりSiO2膜７を堆
積する。このSiO2膜７に窓を開けてAl膜を蒸着してアノ
ード電極３を形成する。
第２図は、この実施例によるpn接合ダイオードのp-型
層６の不純物総量と耐圧の関係を、従来例と比較して示
したものである。従来例は半絶縁性多結晶シリコン膜８
がない他、上記実施例と同様の条件で作られたものであ
る。従来の素子でも平坦接合の理論耐圧2000Vに対して
約75％の耐圧が得られているが、この実施例の素子では
85％が達成されている。しかもこの実施例の場合、70％
以上の耐圧を許容すれば、p-型層６の不純物総量の範囲
は1.5〜4.5×1012/cm2と広いものとなっている。
またこの実施例によれば、多結晶シリコン膜８内に横
方向に一様な電界が生じるためこの上のSiO2膜７中に局
部的な高電界が生じることがなく、高温でも素子のリー
ク電流が増大することがない。多結晶シリコン膜８は一
端がp+型層２と同電位であり、他端がn+型層９と同電位
であるから、逆バイアスを印加した時に微小な電流が流
れ、これが一様な電界形成する訳であるが、その電流値
は多結晶シリコン膜８の抵抗を十分高くすることによ
り、素子特性に影響を与えない程度に十分小さくするこ
とができる。
第３図は他の実施例のpn接合ダイオードの要部構造を
示す。第１図の実施例と異なる点は、p+型層２に接する
低不純物濃度層としてp-型層61を設け、更にこれに接し
てこれにより低不純物濃度p--型層62を設けていること
である。具体的に例えば、p-型層61の部分は先の実施例
と同様ボロンイオン注入をドーズ量３×1012/cm2で行な
い、更にその外側に50μｍ程度の幅に渡ってボロンイオ
ン注入をドーズ量1.5×1012/cm2で行なってp--型層62を
形成する。
この実施例によればp+型層２の底部コーナー部での電
界集中をより一層緩和することができ、逆バイアスを印
加した時のn-型層１に伸びる空乏層の素子表面からの厚
みが、p+型層２から離れるにつれて滑らかに変化して消
失する。従って先の実施例に比べて更に効果的に耐圧向
上を図ることができる。
以上の実施例ではpn接合ダイオードを説明したが、本
発明は実施例で説明したのと同様のダイオード構造を含
むMOSFETやサイリスタ等の各種高耐圧プレーナ素子に適
用することが可能である。以下には、本発明を横型MOSF
ETに適用した実施例を説明する。
第４図はその実施例のｎチャネルMOSFETの要部構造を
示す。第５図（ａ）〜（ｇ）はその製造工程図である。
この素子構造を製造工程に従って説明すると、先ず裏面
にp+型層26が形成されたp-型Si層11の表面に深いｐ型層
16を選択的に拡散形成し、その内側にドレインバッファ
層となるｎ型層12とその周囲に連続するn-型層13を拡散
形成する（（ａ））。次に厚いフィールド酸化膜18を全
面に形成した後、これを選択エッチングして露出したSi
層にゲート酸化膜19を形成する（（ｂ））。次いで全面
にゲート電極材料である多結晶シリコン膜31を堆積し、
これにフォトレジスト32のパターンを形成して多結晶シ
リコン膜31を選択エッチングし、開口部からボロンをイ
オン注入する（（ｃ））。このイオン注入したボロンを
ドライブイン拡散してｐ型ベース層14を形成し、同時に
素子表面に酸化膜21を形成する（（ｃ））。その後、多
結晶シリコン膜31のうちドレイン側の余分な部分を選択
エッチングしてゲート電極20をパターン形成する。そし
てドレイン領域上からゲート電極上の一部の酸化膜を選
択的にエッチング除去し、露出したｎ型層12からn-型層
13、更にゲート電極20上にまたがって半絶縁性多結晶シ
リコン膜22をパターン形成する（（ｅ））。この後、ゲ
ート電極20及び多結晶シリコン膜22をマスクの一部とし
てドレイン，ソース層となるn+型層26,15を形成し、ソ
ース側にはコンタクト抵抗を下げるため更にp+型層17を
拡散形成する（（ｆ））。そして全面に絶縁膜23を堆積
し、コンタクトホールを開けてドレイン電極24及びソー
ス電極25を形成する（（ｇ））。ドレイン電極24は多結
晶シリコン膜22に直接接触し、一部ゲート電極20上に重
なるようにパターン形成される。
このように構成された横型MOSFETにおいて、ゲート・
ソース間に低出力インピーダンスのゲート回路を接続
し、ドレイン・ソース間に正電圧を印加した場合、ドレ
イン電位に一端が固定された多結晶シリコン膜22には微
少な電流が流れて横方向に一様な電位傾斜が生じる。こ
のため素子内部の電界集中が緩和され、ドレイン接合近
傍の局部的な電界集中が防止される。また高抵抗の多結
晶シリコン膜22に強制的に電界が形成されるので、n-型
層13の表面からも空乏層が拡がる。従ってn-型層13の不
純物濃度が従来より高くても完全空乏化するから、十分
な高耐圧特性が得られる。またn-型層13の不純物濃度を
従来より高く設定することにより、従来より低いオン抵
抗を実現することができる。更にこの実施例の構造で
は、ドレイン・ソース間の電位は多結晶シリコン膜22に
より固定されるため、絶縁膜23上に配設される電極配線
の影響を受けることがない。例えば、ドレイン電極の幅
を広げても何等耐圧は低下しない。
第６図は他の実施例の横型MOSFETである。第４図と対
応する部分には第４図と同一符号を付して詳細な説明は
省く。この実施例では、高抵抗の多結晶シリコン膜22を
直接Si層に接触させず、ドレインバッファ層であるｎ型
層12、その外側のn-型層13上に形成されたフィールド絶
縁膜18上に配設されている。この多結晶シリコン膜22の
一端側にはドレイン電極24の延在部分がフィールドプレ
ートとして重ねて配設され、他端はゲート電極20に接続
されている。
この実施例によっても先の実施例と同様の効果が得ら
れる。第６図に示したように、高抵抗シリコン膜22の下
に絶縁膜があり、かつその一端部で範囲Ｌにおいて高抵
抗シリコン膜22とドレイン電極24が直接重なるような構
造においては、その重なりの部分がフィールドプレート
としての効果を発揮するためには高抵抗シリコン膜22の
比抵抗は108〜1012Ω・cmの範囲設定することが好まし
い。その根拠となるデータを第17図に示す。第17図は、
第６図の構造で高抵抗シリコン膜22の比抵抗を変えた場
合の耐圧を測定したものであり、上記範囲を外れると耐
圧が極端に低下している。比抵抗が1012Ω・cmを越える
とほぼ完全な絶縁体になってフィールドプレートの効果
がなくなり、また108Ω・cm以下では高抵抗膜としての
効果がなくなる。同様の構造をもつ他の素子においても
高抵抗膜の比抵抗を上記の範囲に設定することが好まし
い。
第７図および第８図は導電変調型MOSFETに適用した実
施例で、それぞれ第４図及び第５図のn+型ドレイン層26
の部分をp+型ドレイン層28としたものである。これらの
実施例では、導電変調の効果として低いオン抵抗が得ら
れる他、高抵抗の多結晶シリコン膜22を設けたことによ
り先の実施例と同様の効果が得られる。
第９図及び第10図は、それぞれ第７図及び第８図の構
造にアノードショート構造を導入した実施例である。即
ちp+型ドレイン層28の一部表面にｎ型バッファ層１を一
部露出させ、その部分にn+型層29を形成したものであ
る。このアノードショート構造とすれば、ターンオフ
時、n-型層13の蓄積電子の排出が速やかに行われて高速
スイッチングが可能になる。これらの実施例でも高抵抗
の多結晶シリコン膜22の配設により、先の各実施例と同
様の効果が得られる。
第11図及び第12図は、それぞれ第９図及び第10図のア
ノードショート部のn+型層29をより深く拡散形成した実
施例である。これらの実施例により、一層の高速スイッ
チングが可能になる。
第13図は、ダブルゲート構造とした実施例のMOSFETで
ある。即ちドレイン側にもソース側と同様にｎ型層12内
にｐ型層30、そのなかにn+型層31及びp+型層32を形成
し、ソース側の第１のゲート電極201に対してドレイン
側に第２ゲート電極202を設けている。そしてこのダブ
ルゲート構造において、第２ゲート電極202と第１ゲー
ト電極201間にまたがってこれらにコンタクトする半絶
縁性多結晶シリコン膜22を配設している。多結晶シリコ
ン膜22の下には絶縁膜18を介在させている。
この実施例によっても先の各実施例と同様の効果が得
られる。
第14図は、第４図のMOSFETを基本とし、そのゲート電
極20と多結晶シリコン膜22の積層順序を逆にした実施例
のMOSFETである。この構造は例えば、次のようにして形
成される。第15図（ａ）に示すようにｐ型Si層11の表面
にｐ型層16,n型層12及びn-型層13を拡散形成した後、ゲ
ート絶縁膜19を形成し、そのドレイン側の一部をエッチ
ング除去して半絶縁性多結晶シリコン膜22を堆積しパタ
ーニングする。この後第15図（ｂ）に示すように、多結
晶シリコン膜22の表面を酸化してその一部に開口を設
け、ゲート電極となる多結晶シリコン膜31を堆積しこれ
をフォトレジスト32によりドレイン領域及びゲート領域
上に残して選択エッチングし、ソース領域側にｐ型層14
を拡散形成する。そして第15図（ｃ）に示すようにゲー
ト電極20をパターン形成し、n+型ドレイン層26、n+型ソ
ース層15等を形成する。この後は図示しないが、絶縁膜
で全面を覆い、必要な電極を取出して完成する。
この実施例によっても先の実施例と同様の効果が得ら
れる。同様の変形は、第７図〜第13図の構造においても
可能である。
以上のMOSFETの実施例では平面パターンを示さなかっ
たが、代表例のパターを第16図に示す。これは、大電流
用として、ドレイン領域を複数に分割した場合のパター
ン例である。リング上をなすゲート電極22（破線）が複
数個配列され、各ゲート電極22内にドレイン領域が形成
されて、ドレイン電極24とソース電極25が櫛歯状に配設
されている。ゲート電極22とドレイン電極24の間にやは
りリング状をなして半絶縁性多結晶シリコン膜22（一点
鎖線）が配設されている。二点鎖線で示す領域33はソー
ス電極25の基板とのコンタクト領域である。ドレイン電
極24は多結晶シリコン膜22及びこれに囲まれた領域で基
板面にコンタクトしている。
以上に説明したMOSFETの実施例において、各部の導電
型を全て逆にすることができ、その場合にも本発明は有
効である。その他本発明はその趣旨を逸脱しない範囲で
種々変形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、素子内部および表
面部の両方の電界集中を緩和して耐圧向上を図り、しか
も高温，逆バイアス印加による耐圧劣化を少なくした高
耐圧プレーナ素子を得ることができる。また耐圧の低下
をそれ程来たすことなく、オン抵抗を低くすることがで
き、低損失の素子を得ることができる。更に素子上の電
極配線の自由度が向上し、素子の大電流化や高集積化が
容易になる。
【図面の簡単な説明】
第１図は本発明の一実施例のpn接合ダイオードの要部構
造を示す図、第２図はその耐圧特性を従来例と比較して
示す図、第３図は他の実施例のpn接合ダイオードの要部
構造を示す図、第４図は本発明を横型MOSFETに適用した
実施例を示す図、第５図（ａ）〜（ｇ）はその製造工程
を示す図、第６図は他の実施例の横型MOSFETを示す図、
第７図及び第８図は導電変調型MOSFETに適用した実施例
を示す図、第９図〜第12図は導電変調型MOSFETの変形例
を示す図、第13図は本発明をダブルゲート構造のMOSFET
に適用した実施例を示す図、第14図は更に他の実施例の
MOSFETを示す図、第15図（ａ）〜（ｃ）はその製造工程
を示す図、第16図は本発明をMOSFETに適用した実施例の
代表的な平面パターンを示す図、第17図は第６図の実施
例での高抵抗多結晶シリコン膜の比抵抗と耐圧の関係を
示す図である。 １……n-型Si（第１導電型高抵抗半導体層）、２……p+
型層（第２導電型高不純物濃度層）、３……アノード電
極、４……n+型層、５……カソード電極、６……p-型層
（第２導電型不純物濃度層）、７……SiO2膜、８……半
絶縁性多結晶シリコン膜（高抵抗膜）、９……n+型層、
11……p-型Si層（第１導電型高抵抗半導体層）、12……
ｎ型層（第２導電型高不純物濃度層）、13……n-型層
（第２導電型低不純物濃度層）、14……ｐ型ベース層、
15……n+型ソース層、16……ｐ型層、17……p+型層、18
……フィールド酸化膜、19……ゲート絶縁膜、20……ゲ
ート電極、21……酸化膜、22……半絶縁性多結晶シリコ
ン膜（高抵抗膜）、23……酸化膜、24……ドレイン電
極、25……ソース電極、26……n+型ドレイン層、27……
p+型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越野 裕 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 馬場 嘉朗 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭54−89588（ＪＰ，Ａ)

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の高抵抗半導体層の表面に選択
    的に第２導電型の高不純物濃度層が形成され、この高不
    純物濃度層に接してその周囲に第２導電型の低不純物濃
    度層が形成された高耐圧プレーナ素子において、前記高
    不純物濃度層からその周囲の前記低不純物濃度層、更に
    その外側の前記高抵抗半導体層にまたがってこれらの表
    面に、一端が前記高不純物濃度層の電位に固定された高
    抵抗膜を配設し、かつ前記高抵抗膜の少なくとも一部は
    高抵抗半導体層および前記低不純物濃度層の表面に直接
    接することを特徴とする高耐圧プレーナ素子。
  2. 【請求項２】前記高抵抗膜は他端が前記高抵抗半導体層
    の電位に固定されている特許請求の範囲第１項記載の高
    耐圧プレーナ素子。
  3. 【請求項３】前記高抵抗膜の一部は、前記高不純物濃度
    層からその周囲の前記低不純物濃度層、更にその外側の
    前記高抵抗半導体層にまたがる領域の一部上に絶縁膜を
    介して配設されている特許請求の範囲第１項記載の高耐
    圧プレーナ素子。
  4. 【請求項４】前記高抵抗膜は、比抵抗107Ω・cm以上の
    半絶縁性多結晶シリコン膜である特許請求の範囲第１項
    記載の高耐圧プレーナ素子。
  5. 【請求項５】前記高抵抗膜は、アンドープの半絶縁性多
    結晶シリコン膜である特許請求の範囲第１項記載の高耐
    圧プレーナ素子。
  6. 【請求項６】前記低不純物濃度層は、素子表面から見た
    単位面積当りの不純物量が1.5〜4.5×1012/cm2である特
    許請求の範囲第１項記載の高耐圧プレーナ素子。
  7. 【請求項７】前記高耐圧プレーナ素子はpn接合ダイオー
    ドであり、前記高抵抗膜は前記高不純物濃度層、その周
    囲の前記低不純物濃度層、更にその外側の前記高抵抗半
    導体層にまたがってこれらの表面に直接接触する特許請
    求の範囲第１項記載の高耐圧プレーナ素子。
  8. 【請求項８】前記高耐圧プレーナ素子は、前記高不純物
    濃度層をドレインバッファ層とし、この高不純物濃度層
    周囲の前記低不純物濃度層に対して所定距離をおいて前
    記高抵抗半導体層表面にソース層が形成され、ドレイン
    ・ソース間の前記高抵抗半導体層表面にゲート絶縁膜を
    介してゲート電極が形成された横型MOSFETであり、前記
    高抵抗膜は一端がドレイン電極に接続され、他端がゲー
    ト電極に接続されて前記高不純物濃度層及びその周囲の
    低不純物濃度層上に配設されている特許請求の範囲第１
    項記載の高耐圧プレーナ素子。
  9. 【請求項９】前記高抵抗膜は、前記高不純物濃度層及び
    その周囲の前記低不純物濃度層表面に直接接触する特許
    請求の範囲第８項記載の高耐圧プレーナ素子。
  10. 【請求項１０】前記高抵抗膜は、前記高不純物濃度層及
    びその周囲の前記低不純物濃度層表面の一部上に絶縁膜
    を介して形成されている特許請求の範囲第８項記載の高
    耐圧プレーナ素子。
  11. 【請求項１１】前記ドレインバッファ層となる高不純物
    濃度層内の表面にこれより高不純物濃度の第２導電型ド
    レイン層を有する特許請求の範囲第８項記載の高耐圧プ
    レーナ素子。
  12. 【請求項１２】前記ドレインバッファ層となる高不純物
    濃度層内の表面にこれより高不純物濃度の第１導電型ド
    レイン層を有する特許請求の範囲第８項記載の高耐圧プ
    レーナ素子。
  13. 【請求項１３】前記横型MOSFETは、導電変調型MOSFETで
    ある特許請求の範囲第８項記載の高耐圧プレーナ素子。
  14. 【請求項１４】前記横型MOSFETは、アノード・ショート
    構造を有する特許請求の範囲第８項記載の高耐圧プレー
    ナ素子。
  15. 【請求項１５】前記横型MOSFETは、ダブルゲート構造を
    有する特許請求の範囲第８項記載の高耐圧プレーナ素
    子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380790B2 (en) 2020-02-05 2022-07-05 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229633A (en) * 1987-06-08 1993-07-20 U.S. Philips Corporation High voltage lateral enhancement IGFET
DE69125794T2 (de) * 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5374843A (en) * 1991-05-06 1994-12-20 Silinconix, Inc. Lightly-doped drain MOSFET with improved breakdown characteristics
US5323041A (en) * 1991-06-21 1994-06-21 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor element
JP3207615B2 (ja) * 1992-06-24 2001-09-10 株式会社東芝 半導体装置
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
US5750414A (en) * 1993-09-29 1998-05-12 Siemens Components, Inc. Method of fabricating a semiconductor device
US5510275A (en) * 1993-11-29 1996-04-23 Texas Instruments Incorporated Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material
US5777363A (en) * 1993-11-29 1998-07-07 Texas Instruments Incorporated Semiconductor device with composite drift region
US5420451A (en) * 1993-11-30 1995-05-30 Siliconix Incorporated Bidirectional blocking lateral MOSFET with improved on-resistance
US5959342A (en) * 1993-12-08 1999-09-28 Lucent Technologies Inc. Semiconductor device having a high voltage termination improvement
US5486718A (en) * 1994-07-05 1996-01-23 Motorola, Inc. High voltage planar edge termination structure and method of making same
DE4424420A1 (de) * 1994-07-12 1996-01-18 Telefunken Microelectron Kontaktierungsprozeß
US5637908A (en) * 1994-09-28 1997-06-10 Harris Corporation Structure and technique for tailoring effective resistivity of a SIPOS layer by patterning and control of dopant introduction
US5719421A (en) * 1994-10-13 1998-02-17 Texas Instruments Incorporated DMOS transistor with low on-resistance and method of fabrication
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
EP0772241B1 (en) 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
DE69534919T2 (de) 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
GB9700923D0 (en) * 1997-01-17 1997-03-05 Philips Electronics Nv Semiconductor devices
DE19725091B4 (de) * 1997-06-13 2004-09-02 Robert Bosch Gmbh Laterales Transistorbauelement und Verfahren zu seiner Herstellung
US5932894A (en) * 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
GB2330452A (en) * 1997-10-16 1999-04-21 Plessey Semiconductors Ltd Arrangement for inhibiting dielectric polarisation in high voltage devices
DE19804580C2 (de) * 1998-02-05 2002-03-14 Infineon Technologies Ag Leistungsdiode in Halbleitermaterial
DE69839439D1 (de) * 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
US6455893B1 (en) 1998-06-26 2002-09-24 Elmos Semiconductor Ag MOS transistor with high voltage sustaining capability and low on-state resistance
JP3545633B2 (ja) * 1999-03-11 2004-07-21 株式会社東芝 高耐圧型半導体装置及びその製造方法
US20020117714A1 (en) * 2001-02-28 2002-08-29 Linear Technology Corporation High voltage MOS transistor
DE10316222B3 (de) * 2003-04-09 2005-01-20 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement
US7262476B2 (en) * 2004-11-30 2007-08-28 Agere Systems Inc. Semiconductor device having improved power density
JP4935037B2 (ja) * 2005-02-28 2012-05-23 富士電機株式会社 半導体装置
DE102005023361A1 (de) * 2005-05-20 2006-11-23 Robert Bosch Gmbh Feldeffekttransistor
DE102006011697B4 (de) * 2006-03-14 2012-01-26 Infineon Technologies Austria Ag Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung
JP2009088317A (ja) * 2007-10-01 2009-04-23 Panasonic Corp 高耐圧半導体スイッチング素子
JP5195186B2 (ja) * 2008-09-05 2013-05-08 三菱電機株式会社 半導体装置の製造方法
WO2011013379A1 (en) 2009-07-31 2011-02-03 Fuji Electric Systems Co., Ltd. Semiconductor apparatus
JP2011165924A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 半導体装置
US8884378B2 (en) 2010-11-03 2014-11-11 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
US8679863B2 (en) 2012-03-15 2014-03-25 International Business Machines Corporation Fine tuning highly resistive substrate resistivity and structures thereof
JP5692947B1 (ja) * 2013-03-25 2015-04-01 新電元工業株式会社 半導体素子
WO2014155565A1 (ja) * 2013-03-27 2014-10-02 トヨタ自動車株式会社 縦型半導体装置
US9647077B2 (en) * 2013-12-23 2017-05-09 Jsab Technologies Limited Power semiconductor devices having a semi-insulating field plate
US9281360B1 (en) 2014-08-12 2016-03-08 Infineon Technologies Ag Semiconductor device with a shielding structure
CN107452788A (zh) * 2016-05-31 2017-12-08 无锡华润微电子有限公司 功率器件的终端结构、功率器件及其制造方法
JP7039937B2 (ja) 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
JP2024068760A (ja) * 2022-11-09 2024-05-21 三菱電機株式会社 半導体装置
GB2639824A (en) 2024-03-21 2025-10-08 X Fab Global Services Gmbh Improved field plate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
JPS5846678A (ja) * 1981-09-14 1983-03-18 Oki Electric Ind Co Ltd Ｐｎｐｎ半導体スイツチ
GB2167229B (en) * 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380790B2 (en) 2020-02-05 2022-07-05 Kabushiki Kaisha Toshiba Semiconductor device

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JPH01138759A (ja) 1989-05-31
US5086332A (en) 1992-02-04

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